采用芯片測試的環(huán)路濾波器設計

　　小數分頻頻率合成器在測試時(shí)必須外接一個(gè)環(huán)路濾波器電路與壓控振蕩器才能構成一個(gè)完整的鎖相環(huán)電路。其外圍電路中環(huán)路濾波器的設計好壞將直接影響到芯片的性能測試。以ADF4153小數分頻頻率合成器為例，研究了其外圍環(huán)路濾波器的設計方法，給出了基于芯片測試的環(huán)路濾波器設計流程，并進(jìn)行了驗證測試。測試結果表明，該濾波器可滿(mǎn)足小數分頻頻率合成器芯片測試的需要。

　　在進(jìn)行小數分頻頻率合成器的芯片測試時(shí)，數字部分可以通過(guò)常規的數字測試方法即可以實(shí)現;而輸出射頻信號的相位噪聲、雜散噪聲則需要芯片工作在正常的輸出狀態(tài)下才能測試。小數分頻頻率合成器芯片在測試時(shí)需要與外接環(huán)路濾波器(LF)、壓控振蕩器(VCO)才能構成完整的鎖相環(huán)回路，在具備正常的芯片功能的前提下才能實(shí)現對其相位噪聲、雜散噪聲下的測試。

　　一般而言，壓控振蕩器均使用現成的器件，在挑選器件時(shí)注意性能指標的匹配就可以，只有環(huán)路濾波器才是需要計算和設計的。環(huán)路濾波器在整個(gè)電路中主要作為一個(gè)低通濾波器，它將芯片鑒相器輸出的脈沖信號進(jìn)行低通濾波，將高頻分量濾除，最終得到一個(gè)相對平滑的直流電壓信號去控制VCO工作，從而獲得一個(gè)穩定的頻率輸出。環(huán)路濾波器的性能將直接影響到小數分頻頻率合成器芯片性能的測試。

　　本文以ADF 4153型小數分頻頻率合成器為例，給出了容易實(shí)現的三階環(huán)路濾波器的設計方法，能夠滿(mǎn)足芯片實(shí)際測試的需要。

　　1 外接環(huán)路濾波器的設計

　　環(huán)路濾波器是電荷泵鎖相環(huán)電路的重要環(huán)節，它連接在電荷泵和壓控振蕩器之間。鎖相環(huán)的基本頻率特性是由環(huán)路濾波器決定的。實(shí)際上，正是由于環(huán)路濾波器的存在，鎖相環(huán)才可以選擇工作在任意的中心頻率和帶寬內。環(huán)路濾波器的類(lèi)型多種多樣，大致分為有源濾波器和無(wú)源濾波器兩大類(lèi)，無(wú)源濾波器與有源濾波器相比，其優(yōu)點(diǎn)在于：結構簡(jiǎn)單、低噪聲、高穩定度和易以實(shí)現。

　　最常見(jiàn)的無(wú)源濾波器是如圖1所示的三階濾波器。一般而言，環(huán)路濾波器的帶寬應為PFD頻率(通道間隔)的1/10.提高環(huán)路帶寬會(huì )縮短鎖定時(shí)間。但環(huán)路帶寬過(guò)大會(huì )大幅度地增加不穩定性，從而導致鎖相環(huán)無(wú)法鎖定的狀態(tài)。

　　圖1三階環(huán)路濾波器

　　三階無(wú)源濾波器的傳遞函數為：

　　為了求取C1、C12、C3和R1、R2的取值，首先需要確定設計需要的帶寬及相位裕度，諸多文獻給出了詳細的求取步驟，在此不再敷述。然而，在實(shí)際的應用時(shí)，這種計算方法較為繁瑣，不利于工程設計使用。

　　ADI公司發(fā)布的ADIsimPLL頻率合成器設計軟件可以很方便地根據用戶(hù)的使用要求進(jìn)行環(huán)路濾波器的設計。它將應用工程師從繁雜的數學(xué)計算中解脫出來(lái)。應用者只要輸入設置環(huán)路濾波器的幾個(gè)關(guān)鍵參數，ADISimPLL就可以自動(dòng)地計算出所需要的濾波器元器件的數值。這些參數包括：鑒相頻率PFD,電荷泵電流ICP,環(huán)路帶寬BW,相位裕度，VCO控制靈敏度Kv,濾波器的形式(有源或無(wú)源，階數)。然而，在芯片測試時(shí)，如何盡可能地將外界電路(如環(huán)路濾波器)引入的噪聲降低，以測試出芯片的真實(shí)性能，這是芯片外圍電路設計時(shí)需要解決的問(wèn)題。

　　2 環(huán)路濾波器設計參數的選擇

　　為了研究環(huán)路濾波器對鎖相環(huán)輸出頻率相位噪聲的影響，設計出符合芯片測試需要的外圍環(huán)路濾波器。我們在A(yíng)DIsimPLL軟件中進(jìn)行了如下仿真配置。器件型號：ADF 4153,fPFD=25MHz(理想信號源)，INT=69,FRAC=101,MOD=125,VCO采用ZComm公司的V674ME34-LF,在該配置下，預期輸出的RFOUT=1.7452GHz。

　　a)設定環(huán)路濾波器帶寬為20kHz,相位裕度50°，其相位噪聲的仿真情況如圖2所示。

　　圖2環(huán)路帶寬20kHz時(shí)的相位噪聲仿真圖

　　從圖2中可以得知，當環(huán)路濾波帶寬為20kHz時(shí)，VCO所引起的相位噪聲占據了主導地位。芯片所引起的相位噪聲則被淹沒(méi)在總輸出噪聲之下。換句話(huà)說(shuō)，當環(huán)路帶寬較窄(如20kH)的情況下，針對鎖相環(huán)輸出信號進(jìn)行相位噪聲測試，其結果并不能真正地反映芯片輸出的相位噪聲。

　　b)設定環(huán)路濾波器帶寬為100kHz,相位裕度50°，其相位噪聲的仿真情況如圖3所示。

　　圖3環(huán)路帶寬為100kHz時(shí)的相位噪聲仿真圖

　　從圖3中可以得知，當環(huán)路濾波帶寬為100kHz時(shí)，VCO對于總相位噪聲的貢獻顯著(zhù)地降低，芯片所引起的相位噪聲占據了主導地位，在10kHz以?xún)?，總相位噪聲輸出的曲線(xiàn)基本與芯片所引起的相位噪聲重合。由此可以得知，當環(huán)路帶寬較寬(如100kHz)的情況下，針對鎖相環(huán)輸出信號進(jìn)行相位噪聲測試，其結果基本能真正反映芯片輸出的相位噪聲。

　　本文研究的ADF 4154的主要測試頻點(diǎn)為1.7452GHz(fPFD=25MHz,RSET=5.1k)，根據測試要求進(jìn)行綜合的考慮，設定了環(huán)路帶寬75kHz,相位裕度50°的約束條件。在進(jìn)行ADF 4153的外圍電路設計時(shí)，首先需要確認所使用的VCO型號及其標稱(chēng)性能。然后再根據ADI公司提供的ADIsim-PLL軟件進(jìn)行三階環(huán)路濾波器的設計。從軟件得出C1~C3、R2、R3的具體取值，再根據現有的標稱(chēng)電容電阻值進(jìn)行調整，反算出實(shí)際設計的環(huán)路帶寬及相位裕度。實(shí)際數據如表1所示。