去耦電容的選擇、容值計算和布局布線(xiàn)

有源器件在開(kāi)關(guān)時(shí)產(chǎn)生的高頻開(kāi)關(guān)噪聲將沿著(zhù)電源線(xiàn)傳播。去耦電容的主要功能就是提供一個(gè)局部的直流電源給有源器件，以減少開(kāi)關(guān)噪聲在板上的傳播，和將噪聲引導到地。

去耦電容的容值計算

去耦的初衷是：不論IC對電流波動(dòng)的規定和要求如何都要使電壓限值維持在規定的允許誤差范圍之內。

使用表達式：CSU=ISt

由此可計算出一個(gè)IC所要求的去耦電容的電容量C。

SU是實(shí)際電源總線(xiàn)電壓所允許的降低，單位為V。

I是以A(安培)為單位的最大要求電流;

ST是這個(gè)要求所維持的時(shí)間。

去耦電容容值計算方法：推薦使用遠大于1/m乘以等效開(kāi)路電容的電容值。

此處m是在IC的電源插針上所允許的電源總線(xiàn)電壓變化的最大百分數，一般IC的數據手冊都會(huì )給出具體的參數值。

等效開(kāi)路電容定義為：C=P/(fU^2)

式中：

P——IC所耗散的總瓦數;

U——IC的最大DC供電電壓;

f——IC的時(shí)鐘頻率。

一旦決定了等效開(kāi)關(guān)電容，再用遠大于1/m的值與它相乘來(lái)找出IC所要求的總去耦電容值。然后還要把結果再與連接到相同電源總線(xiàn)電源插針的總數相除，最后求得安裝在每個(gè)連接到電源總線(xiàn)的所有電源插針附近的電容值。

去耦電容選擇不同容值組合的原因：

在去耦電容的設計上，通常采用幾個(gè)不同容值(通常相差二到三個(gè)數量級，如0.1uF與10uF)，基本的出發(fā)點(diǎn)是分散串聯(lián)諧振以獲得一個(gè)較寬頻率范圍內的較低阻抗。

電容諧振頻率的解釋?zhuān)?/p>

由于焊盤(pán)和引腳的原因，每個(gè)電容都存在等效串聯(lián)電感(ESL)，因此自身會(huì )形成一個(gè)串聯(lián)諧振電路，LC串聯(lián)諧振電路存在一個(gè)諧振頻率，隨著(zhù)電力的頻率不同，電容的特性也隨之變化，在工作頻率低于諧振頻率時(shí)，電容總體呈容性，在工作頻率高于諧振頻率時(shí)，電容總體呈感性，此時(shí)去耦電容就失去了去耦的效果，如下圖所示。因此，要提高串聯(lián)諧振頻率，就要盡可能降低電容的等效串聯(lián)電感。

電容的容值選擇一般取決于電容的諧振頻率。

不同封裝的電容有不同的諧振頻率，下表列出了不同容值不同封裝的電容的諧振頻率：

需要注意的是數字電路的去耦，低的ESR值比諧振頻率更為重要，因為低的ESR值可以提供更低阻抗的到地通路，這樣當超過(guò)諧振頻率的電容呈現感性時(shí)仍能提供足夠的去耦能力。

降低去耦電容ESL的方法：

去耦電容的ESL是由于內部流動(dòng)的電流引起的，使用多個(gè)去耦電容并聯(lián)的方式可以降低電容的ESL影響，而且將兩個(gè)去耦電容以相反走向放置在一起，從而使它們的內部電流引起的磁通量相互抵消，能進(jìn)一步降低ESL。(此方法適用于任何數目的去耦電容，注意不要侵犯DELL公司的專(zhuān)利)

IC去耦電容的數目選擇

在設計原理圖的時(shí)候，經(jīng)常遇到的問(wèn)題是為芯片的電源引腳設計去耦電容，上面已經(jīng)介紹了去耦電容的容值選擇，但是數目選擇怎么確定呢?理論上是每個(gè)電源引腳最好分配一個(gè)去耦電容，但是在實(shí)際情況中，卻經(jīng)?？吹饺ヱ铍娙莸臄的恳儆陔娫匆_數目的情況，如freescale提供的iMX233的PDK原理圖中，內存SDRAM有15個(gè)電源引腳，但是去耦電容的數目是10個(gè)。

去耦電容數目選擇依據：

在布局空間允許的情況下，最好做到一個(gè)電源引腳分配一個(gè)去耦電容，但是在空間不足的時(shí)候，可以適當削減電容的數目，具體情況應該根據芯片上電源引腳的具體分布決定，因為廠(chǎng)家在設計IC的時(shí)候，經(jīng)常是幾個(gè)電源引腳在一起，這樣可以共用去耦電容，減少去耦電容的數目。