并行設計FPGA和PCB，應對系統設計的趨勢與挑戰

復雜度日益增加的系統設計要求高性能FPGA的設計與PCB設計并行進(jìn)行。通過(guò)整合FPGA和PCB設計工具以及采用高密度互連(HDI)等先進(jìn)的制造工藝，這種設計方法可以降低系統成本、優(yōu)化系統性能并縮短設計周期。

圖1 FPGA和PCB

設計團隊必須并行工作，不斷地交換數據和信息以確保系統設計成功

電子工業(yè)背后的推動(dòng)力是對更快、更便宜的產(chǎn)品的需求以及在競爭廠(chǎng)商之前將產(chǎn)品推向市場(chǎng)。IC技術(shù)的進(jìn)步一直以來(lái)就是促使功能增加和性能提高的主要因素之一，而FPGA技術(shù)也一直以非?？斓乃俣仍诎l(fā)展。與過(guò)去FPGA僅僅用作膠合邏輯不同的是，現在FPGA已經(jīng)被用來(lái)實(shí)現主要系統功能。FPGA的邏輯門(mén)數已達1千萬(wàn)，內核速度達到400MHz，能提供高達11Gbps的下一代芯片間通信速度。而與此同時(shí)，它仍然保持著(zhù)非常合理的成本，因此，與ASIC和定制IC相比，FPGA是一種更具有吸引力的選擇。

IC和FPGA技術(shù)的進(jìn)步對下游產(chǎn)業(yè)產(chǎn)生的效應影響到了PCB行業(yè)，這些高管腳數和高性能封裝推動(dòng)新的PCB生產(chǎn)及設計技術(shù)具有諸如嵌入無(wú)源器件、數千兆位信號和EMI分析等功能，并對專(zhuān)用的高密度和高性能布線(xiàn)提出了需求?；镜南到y設計方法也在發(fā)生變化，對FPGA和PCB的設計可以并行進(jìn)行以降低系統成本、優(yōu)化系統性能并縮短設計周期。

PCB和FPGA一般是在不同的設計環(huán)境下創(chuàng )建，過(guò)去這些設計方案很少相互溝通。然而，隨著(zhù)高性能、高密度FPGA器件的日益流行，為滿(mǎn)足緊張的上市時(shí)間表，如今PCB和FPGA設計團隊必須并行工作(見(jiàn)圖1)，不斷地交換數據和信息以確保整個(gè)系統設計獲得成功。

當在PCB上實(shí)現高端FPGA時(shí)，設計工程師面臨性能優(yōu)化和系統設計生產(chǎn)率的雙重挑戰。設計工程師必須問(wèn)自己：是什么問(wèn)題使得過(guò)程慢了下來(lái)?需要做什么來(lái)獲得最佳性能?這些問(wèn)題的答案可幫助他們鑒別可實(shí)現更小、更便宜和更快系統的解決方案。

設計效率的挑戰

設計工程師需要并行設計PCB和FPGA時(shí)，FPGA設計工程師再也不能像以前那樣獨立地設計，然后將完成的FPGA設計交給PCB設計工程師就可了事。一個(gè)有競爭力的設計要求FPGA和PCB設計工程師從上至下的協(xié)作，各自做些折衷以保證最后得到一個(gè)最優(yōu)系統。并行設計的好處是它能減少設計周期、優(yōu)化系統性能并降低制造成本。

并行設計的挑戰在于FPGA布局和布線(xiàn)工具得到的結果需要準確、迅速地映射到原理圖和PCB布局中，同時(shí)PCB設計的任何改變也必須在FPGA上更新。傳統的設計過(guò)程是先設計FPGA，然后再將它們交給PCB設計工程師進(jìn)行電路板實(shí)現，如今這種做法不再可行。

如果FPGA設計/綜合、布局/布線(xiàn)以及PCB設計環(huán)境沒(méi)有被整合，FPGA和PCB方案之間的溝通必須用人工的方法來(lái)實(shí)現。對于有幾百個(gè)管腳的小型FPGA，這可能還可以接受，但是，如今很多設計擁有多個(gè)高度復雜的FPGA，使用這種方法進(jìn)行信息溝通將非常浪費時(shí)間，并容易出錯。僅僅是高管腳數FPGA的PCB原理圖符號的創(chuàng )建和更新，就可以凸顯這個(gè)問(wèn)題(設計時(shí)間的評估見(jiàn)圖2)。

圖2 創(chuàng )建和更新FPGA的PCB原理圖符號所需時(shí)間的估計

另外一個(gè)問(wèn)題涉及到PCB上的大型FPGA。與小型FPGA的符號不同，大型FPGA的單個(gè)符號在一張原理圖放不下。這些符號必須通過(guò)功能分組被分成幾個(gè)符號，并在FPGA的設計反復過(guò)程中保持不變。

FPGA設計工程師花費大量時(shí)間調整性能、選擇正確的I/O管腳驅動(dòng)器/接收器，然而FPGA的設計并非僅受FPGA設計工程師的控制。當在PCB上進(jìn)行FPGA的布局和布線(xiàn)時(shí)，設計環(huán)境可能要求改變FPGA的管腳分配，如果PCB工具中沒(méi)有FPGA設計規則，這可能成為一個(gè)重復而費時(shí)的過(guò)程。

此外，FPGA 的I/O分配也成了一個(gè)系統問(wèn)題。設計工具需要能夠管理管腳分配，但它們必須能被PCB和FPGA設計工程師用來(lái)溝通管腳約束。PCB設計工程師無(wú)法創(chuàng )建一個(gè)阻止FPGA時(shí)序收斂的條件，而FPGA設計工程師也不能創(chuàng )建一個(gè)阻止系統時(shí)序收斂的條件。

圖3、圖4給出的例子體現了裝配在PCB上的FPGA的性能優(yōu)化前后的布線(xiàn)情況。FPGA的32位總線(xiàn)必須直接與左邊連接器進(jìn)行通訊，這是一個(gè)高速總線(xiàn)，其上所有網(wǎng)絡(luò )必須匹配以獲得適當的偏斜控制。

在圖3中，為使所有的走線(xiàn)長(cháng)度與最長(cháng)網(wǎng)絡(luò )相匹配，布線(xiàn)器增加了很多蛇形走線(xiàn)。從PCB布線(xiàn)的角度來(lái)看，其結果是一團糟：有很多額外的擁塞、太多額外的走線(xiàn)以及一個(gè)工作性能并非最優(yōu)的總線(xiàn)。

圖3 FPGA性能優(yōu)化前的布線(xiàn)圖

在圖4中，布線(xiàn)器也對所有的走線(xiàn)長(cháng)度與最長(cháng)走線(xiàn)進(jìn)行了匹配。即使這樣，每條走線(xiàn)的長(cháng)度也只有1.8英寸，而此前為3.2英寸，更短的匹配長(cháng)度使總線(xiàn)延時(shí)減少到320皮秒。這種性能優(yōu)化是整合FPGA和PCB設計過(guò)程的結果，它可獲得理想的FPGA管腳圖。

圖4 FPGA性能優(yōu)化后的布線(xiàn)圖

這個(gè)例子說(shuō)明了在PCB上裝配FPGA可能存在的挑戰，包括：額外的擁塞需要更長(cháng)的PCB設計時(shí)間完成布線(xiàn);并非最優(yōu)的系統性能;額外的布線(xiàn)要求額外的PCB層，從而增加制造成本。

功能方面的性能障礙

IC和FPGA器件已經(jīng)過(guò)優(yōu)化以便得到更高性能，例如，它們現在能夠實(shí)現每秒數Gb的串行通訊性能。從時(shí)序收斂、信號完整性以及全面降低PCB布線(xiàn)密度的角度來(lái)看，這種方法有以下幾個(gè)優(yōu)點(diǎn)：

(1) 時(shí)序校準沒(méi)那么嚴格：時(shí)鐘包含在串行信號內，因此設計工程師不需要管理時(shí)鐘和數據之間的時(shí)序;

(2) 改善信號完整性：所有信號都使用差分線(xiàn)對，可提高信號質(zhì)量;

(3) 布線(xiàn)簡(jiǎn)化：串行信號沿一條路徑(實(shí)際上是差分線(xiàn)對)傳輸，而不是在具有多條走線(xiàn)的總線(xiàn)上并行傳輸，這意味著(zhù)互連需要較少的走線(xiàn)和層數;

(4) 片上端接：通過(guò)在FPGA內集成可變電阻端接器，板上需要的表面貼器件更少，可以節省空間并提高性能。在更新的器件里還包含了片上電容，可節省更多的空間。

在系統中使用這些高端FPGA則使PCB設計成為整個(gè)系統設計取得成功的關(guān)鍵途徑，其中系統必須能高速運行，并具有生產(chǎn)成本效益，還能按時(shí)設計出來(lái)。

每秒數Gb的通訊速度要求一套能夠進(jìn)行信號走線(xiàn)并驗證的全新工具。這時(shí)PCB上的走線(xiàn)、連接器和過(guò)孔也需要消耗功率，必須小心地對它們建模，用經(jīng)典的信號完整性分析方法計算延時(shí)、過(guò)沖/下沖和串擾。另外還必須用理解位模式、預加重、均衡和眼圖，對工作在GHz頻率范圍的串行連接進(jìn)行建模。EDA和FPGA供應商也正在協(xié)作，以“設計套件”的形式提供準確的器件模型、設計約束和參考設計，這都將提高設計質(zhì)量并縮短設計周期。

串行I/O還需要由公共系統約束驅動(dòng)的改進(jìn)的PCB布局和布線(xiàn)技術(shù)，另外還須根據最大的匹配延時(shí)以及用到的過(guò)孔數量嚴格控制差分線(xiàn)對的走線(xiàn)。

先進(jìn)的PCB制造技術(shù)

高端FPGA的高管腳數和高管腳密度產(chǎn)生的另一個(gè)挑戰是需要將FPGA裝配到PCB上，然后再將它們連接到板上的其它IC。在很小的面積上有如此多管腳，以致采用普通PCB制造工藝幾乎不可能進(jìn)行內部連線(xiàn)。其結果是，這些器件促進(jìn)了先進(jìn)PCB制造技術(shù)的采用，例如高密度互連(HDI)以及嵌入無(wú)源器件等。

HDI在PCB上使用IC制造技術(shù)。HDI層沉積在傳統PCB壓合層上(例如FR4)，可以制造出很窄的走線(xiàn)和很小的過(guò)孔(微過(guò)孔)，并很容易使扇出遠離高密度封裝，通常是球柵陣列(BGA)或芯片級封裝(CSP)。另外，使用這些HDI技術(shù)還需要能夠理解這種PCB和IC混合生產(chǎn)技術(shù)的專(zhuān)用PCB布局軟件。

HDI/微過(guò)孔的好處包括：

減少產(chǎn)品尺寸：PCB基板的高度和厚度降低，體積也減小了;

增加走線(xiàn)密度：每個(gè)器件的連線(xiàn)更多，而器件布置得更緊密;

降低成本：HDI能減少電路板的層數和面積，使每塊大的裸板能產(chǎn)出更多電路板，削減生產(chǎn)成本;

改善電氣性能：HDI的寄生效應只有通孔的十分之一，其引線(xiàn)更短，噪聲裕量更大;

降低無(wú)線(xiàn)電干擾(RFI)/EMI：因為地平面更接近或者就在表層，可利用地平面的分布電容，大大減少RFI/EMI;

提高散熱效率：HDI層的絕緣介質(zhì)很薄，溫度梯度很高，可提高散熱性能;

提高設計效率：微過(guò)孔使雙面布局變得容易，還改善了器件管腳的走線(xiàn)(在焊盤(pán)上打過(guò)孔)，因而留出更多的內層布線(xiàn)空間;

提高良品率(DFM)：由于間隙很小，HDI板幾乎不需要壓合;

減少層數：通常需要10到12層板的表面貼技術(shù)(SMT)，采用HDI制造工藝只需6層就可以實(shí)現;

縮短設計周期：由于采用埋孔，布線(xiàn)空間更充足，可顯著(zhù)減少設計時(shí)間。

此外，這些高管腳數器件需要很多去耦電容和端接電阻以保證工作性能，傳統的SMD無(wú)源器件會(huì )占用表面層的寶貴面積。通過(guò)將這些無(wú)源器件嵌入到PCB內層，PCB的尺寸可大大減少，同時(shí)性能也能得到提高。

嵌入無(wú)源器件具有很多優(yōu)點(diǎn)，包括：

增加設計密度：將無(wú)源SMD移入到內層能讓其它器件布置得更緊密;

降低系統成本：雖然額外的步驟將增加生產(chǎn)成本，但是通過(guò)減少SMD并使電路板面積最小化，可降低整體系統成本;

減輕系統重量和電路板面積：去除SMD能減少電路板尺寸和重量;

提高性能：無(wú)源器件可以非?？拷性雌骷?，這可減少電感，提高性能;

提高可靠性和質(zhì)量：需要裝配的SMD越少意味著(zhù)潛在的焊接故障越少;

增加功能：為增加功能創(chuàng )造了機會(huì )，而不用擔心減少設計面積。

就像其它任何新興技術(shù)一樣，隨著(zhù)支持它們的基礎技術(shù)的發(fā)展，其成本將下降。嵌入無(wú)源器件技術(shù)便是如此，它曾經(jīng)僅用于非常前沿的設計，但現在它甚至用在那些要求小尺寸、高功能的消費類(lèi)產(chǎn)品中。

嵌入無(wú)源器件的設計關(guān)鍵是要有便于高效設計的自動(dòng)化工具。如果由人工來(lái)定義庫器件，那么要設計具有不同參數值和公差的數百個(gè)無(wú)源器件是不可能的，它需要由電阻和電容特性參數(來(lái)自元器件供應商)驅動(dòng)的自動(dòng)綜合算法。這些綜合算法驅動(dòng)那些分析所有無(wú)源器件所需的權衡工具，并幫助確定最佳材料組合和外形尺寸。這些權衡工具有助于減少電路板上的器件數量，減少生產(chǎn)步驟和最終成本。

本文小結

從事電子產(chǎn)品設計的公司需要FPGA工具和PCB設計工具進(jìn)行緊湊、雙向地整合，還需要EDA和FPGA供貨商緊密合作。有了這種整合與合作，他們才能達到上市時(shí)間和性能的目標，