數電模電基礎知識之搞懂數電技術(shù)，你看過(guò)保證能熟練運用基礎數電技術(shù)！

　　一、集成門(mén)電路

　　數字集成電路按其內部有源器件的不同可以分為兩大類(lèi)：一類(lèi)為雙極型晶體管集成電路（TTL電路）；另一類(lèi)為單極型集成電路（MOS管組成的電路）。

　　1．TTL集成邏輯門(mén)電路

　?。?）TTL與非門(mén)

　　CT74S肖特基系列TTL與非門(mén)的電路組成如圖2-19（a）所示，它由輸入級、中間級、輸出級3個(gè)部分組成。

　　圖2-19 TTL與非門(mén)電路圖

　　輸入級：由多發(fā)射極管VT1和電阻R1組成，多發(fā)射極管的3個(gè)發(fā)射結為3個(gè)PN結。其作用是對輸入變量A、B、C實(shí)現邏輯與，所以它相當于一個(gè)與門(mén)。

　　中間級：由VT2、R2和VT6、RB、RC組成，VT2集電極和發(fā)射極同時(shí)輸出兩個(gè)邏輯電平相反的信號，用以驅動(dòng)VT3和VT5。

　　輸出級：由VT3、VT4、VT5和R4、R5組成，它采用了達林頓結構，VT3和VT4組成復合管降低了輸出高電平時(shí)的輸出電阻，提高了帶負載能力。

　　TTL 與非門(mén)的邏輯符號如圖 2-19（b）所示；邏輯表達式為：

　　對圖2-19所示電路，如果高電平用1表示，低電平用0表示，則可列出圖2-19所示的真值表，如表2-1所示。

　　表2-1 TTL與非門(mén)真值表

　?。?）集電極開(kāi)路與非門(mén)（OC門(mén)）

　?、?工作原理。

　　集電極開(kāi)路與非門(mén)也叫 OC 門(mén)，能使門(mén)電路輸出的電壓高于電路的高電平電壓值，且門(mén)電路的輸出端可以并聯(lián)以實(shí)現邏輯與功能，即線(xiàn)與（一般的TTL門(mén)電路不能線(xiàn)與）。

　　OC門(mén)的電路如圖2-20（a）所示，邏輯符號如圖2-20（b）所示，邏輯表達式為：

　　圖2-20 集電極開(kāi)路與非門(mén)及邏輯符號

　?、?OC 門(mén)的應用。

　　OC門(mén)可以實(shí)現線(xiàn)與，如圖2-21所示，邏輯表達式為；驅動(dòng)顯示器、實(shí)現電平轉換，如圖2-22所示。

　　圖2-21 用OC門(mén)實(shí)現線(xiàn)與

　?。?）與或非門(mén)

　　與或非門(mén)電路如圖2-23（a）所示，邏輯符號如圖2-23（b）所示，邏輯表達式為：

　　圖2-22 驅動(dòng)顯示器、實(shí)現電平轉換

　　圖2-23 與或非門(mén)及邏輯符號

　?。?）三態(tài)輸出門(mén)

　　三態(tài)輸出門(mén)是指不僅可輸出高電平、低電平兩個(gè)狀態(tài)，而且還可輸出高阻狀態(tài)的門(mén)電路，如圖2-24所示，為控制端。

　　當=0時(shí)，G輸出P=1，VD截止，輸出Y=，三態(tài)門(mén)處于工作狀態(tài)。低電平有效。

　　圖2-24 三態(tài)輸出與非門(mén)及其邏輯符號

　　當=1時(shí)，G輸出P=0，VD導通，輸出高阻狀態(tài)。

　　2．CMOS集成邏輯門(mén)

　　和 TTL 數字集成電路相比，CMOS 電路的突出特點(diǎn)是微功耗、高抗干擾能力。

　?。?）CMOS反相器

　　由兩個(gè)場(chǎng)效應管組成互補工作狀態(tài)，如圖 2-25 所示。邏輯表達式為：

　　圖2-25 CMOS 反相器

　?。?）CMOS與非門(mén)

　　如圖2-26所示，兩個(gè)串聯(lián)的增強型NMOS管VTN1和VTN2為驅動(dòng)管，兩個(gè)并聯(lián)的增強型PMOS管VTP1和VTP2為負載管，組成CMOS與非門(mén)，邏輯表達式為：。

　?。?）CMOS或非門(mén)

　　如圖2-27所示，兩個(gè)并聯(lián)的增強型NMOS管VTN1和VTN2為驅動(dòng)管，兩個(gè)串聯(lián)的增強型PMOS管VTP1和VTP2為負載管，組成CMOS或非門(mén)，邏輯表達式為：

　　圖2-26 CMOS 與非門(mén)

　　圖2-27 CMOS 或非門(mén)

　?。?）CMOS傳輸門(mén)

　　將兩個(gè)參數對稱(chēng)一致的增強型NMOS管VTN和PMOS管VTP并聯(lián)可構成CMOS傳輸門(mén)，電路和邏輯符號如圖2-28所示。

　　圖2-28 CMOS 傳輸門(mén)及邏輯符號

　?。?）CMOS三態(tài)門(mén)

　　圖 2-29（a）所示為低電平控制的三態(tài)門(mén)輸出，圖 2-29（b）為邏輯符號。

　　圖2-29 CMOS 三態(tài)門(mén)輸出及邏輯符號

　　當時(shí)，VTP2和VTN2導通，VTN1和VTP1組成的CMOS反相器工作，所以。

　　當，VTP2和VTN2同時(shí)截止，輸出Y對地和對電源VDD都呈高阻狀態(tài)。

　?。?）CMOS異或門(mén)

　　圖2-30（a）所示為異或門(mén)，圖2-30（b）為邏輯符號。

　　圖2-30 CMOS 異或門(mén)及邏輯符號

　　當輸入A=B=0或A=B=1時(shí)，即輸入信號相同，輸出Y=0；當輸入A=1或B=1時(shí)，即輸入信號不同，輸出Y=1。其真值表如表2-2所示。

　　表2-2 異或門(mén)真值表

　　3．復合門(mén)電路

　　除了上述介紹的邏輯門(mén)電路外，還有或非門(mén)、異或門(mén)、同或門(mén)等，表2-3是基本門(mén)和常用復合門(mén)的邏輯符號、邏輯表達式及邏輯功能。

　　表2-3 基本門(mén)和常用復合門(mén)的對照表

　　二、組合邏輯電路

　　邏輯電路在任何時(shí)刻的輸出狀態(tài)只取決于這一時(shí)刻的輸入狀態(tài)，而與電路的原來(lái)狀態(tài)無(wú)關(guān)，則該電路稱(chēng)為組合邏輯電路。

　　1．組合邏輯電路的分析方法

　?。?）分析步驟

　?、?根據給定的邏輯電路寫(xiě)出輸出邏輯關(guān)系式。一般從輸入端向輸出端逐級寫(xiě)出各個(gè)門(mén)輸出對其輸入的邏輯表達式，從而寫(xiě)出整個(gè)邏輯電路的輸出對輸入變量的邏輯函數式。必要時(shí)，可進(jìn)行化簡(jiǎn)，求出輸出邏輯函數式。

　?、?列出邏輯函數的真值表。將輸入變量的狀態(tài)以自然二進(jìn)制數順序的各種取值組合代入輸出邏輯函數式，求出相應的輸出狀態(tài)，并填入表中，即得真值表。

　?、?根據真值表和邏輯表達式對邏輯電路進(jìn)行分析，最后確定其功能。

　?。?）分析舉例

　　分析圖2-31所示邏輯電路的功能。

　　圖2-31 邏輯電路

　?、?寫(xiě)出輸出邏輯函數表達式：

　?、?列出邏輯函數的真值表。將輸入A、B、C取值的各種組合代入式（2-5）中，求出輸出Y的值。由此列出真值表，見(jiàn)表2-4。

　　表2-4 真值表

　　續表

　?、?邏輯功能分析。由表2-4可知：在輸入A、B、C這3個(gè)變量中，有奇數個(gè)1時(shí)，輸出Y為1，否則Y為0，由此可知，圖2-34為這3位奇校驗電路。

　　2．組合邏輯電路的設計方法

　?。?）設計步驟

　　組合邏輯電路的設計，應以電路簡(jiǎn)單、所用器件最少為目標，其設計步驟為：

　?、?分析設計要求，列出真值表；

　?、?根據真值表寫(xiě)出輸出邏輯函數表達式；

　?、?對輸出邏輯函數進(jìn)行化簡(jiǎn)；

　?、?根據最簡(jiǎn)輸出邏輯函數式畫(huà)邏輯圖。

　?。?）設計舉例

　　設計一個(gè)A、B、C3個(gè)人表決電路。當表決某個(gè)提案時(shí)，多數人同意，提案通過(guò)，同時(shí)A具有否決權。用與非門(mén)實(shí)現。

　?、?分析設計要求，列出真值表，見(jiàn)表2-5。設A、B、C同意提案用1表示，不同意用0表示，Y為表決結果，提案通過(guò)為1，通不過(guò)為0。

　　表2-5 真值表

　　續表

　?、?將輸出邏輯函數化簡(jiǎn)，變換為與非表達式。由圖 2-32 的卡諾圖進(jìn)行化簡(jiǎn)，可得

　　圖2-32 卡諾圖

　　將上式變化為與非表達式

　?、?根據輸出邏輯函數式（2-6）畫(huà)邏輯圖，如圖2-33所示。

　　3．組合邏輯電路中的競爭冒險

　?。?）競爭冒險現象及其產(chǎn)生的原因

　　信號通過(guò)導線(xiàn)和門(mén)電路時(shí)，都存在時(shí)間的延遲，信號發(fā)生變化時(shí)也有一定的上升時(shí)間和下降時(shí)間。因此，同一個(gè)門(mén)的一組輸入信號，通過(guò)不同數目的門(mén)，經(jīng)過(guò)不同長(cháng)度導線(xiàn)的傳輸，到達門(mén)輸入端的時(shí)間會(huì )有先有后，這種現象稱(chēng)為競爭。

　　圖2-33 邏輯電路

　　邏輯門(mén)因輸入端的競爭而導致輸出產(chǎn)生不應有的尖峰干擾脈沖（又稱(chēng)過(guò)渡干擾脈沖）的現象，稱(chēng)為冒險。如圖2-34所示。

　　圖2-34 產(chǎn)生正尖峰干擾脈沖冒險

　?。?）冒險現象的判別

　　在組合邏輯電路中，是否存在冒險現象，可通過(guò)邏輯函數來(lái)判別。如果根據組合邏輯電路寫(xiě)出的輸出邏輯函數在一定條件下可簡(jiǎn)化成下列兩種形式時(shí)，則該組合邏輯電路存在冒險現象，即：

　　例如，函數式，在A(yíng)=C=0時(shí)，。若直接根據這個(gè)邏輯表達式組成邏輯電路，則可能出現競爭冒險。

　?。?）消除冒險現象的方法

　?、僭黾佣嘤囗?。例如：，當A=1，C=1時(shí)，存在著(zhù)競爭冒險。根據邏輯代數的基本公式，增加一項 AC，函數式不變，卻消除了競爭冒險，即。

　?、?加封鎖脈沖。在輸入信號產(chǎn)生競爭冒險時(shí)間內，引入一個(gè)脈沖將可能產(chǎn)生尖峰干擾脈沖的門(mén)封鎖住。封鎖脈沖應在輸入信號轉換前到來(lái)，轉換后消失。

　?、?加選通脈沖。對輸入可能產(chǎn)生尖峰干擾脈沖的門(mén)電路增加一個(gè)接選通信號的輸入端，只有在輸入信號轉換完成并穩定后，才引入選通脈沖將它打開(kāi)，此時(shí)才允許有輸出。

　?、?接入濾波電容。如果邏輯電路在較慢速度下工作，可以在輸出端并聯(lián)一電容器。由于尖峰干擾脈沖的寬度一般都很窄，因此用電容即可吸收掉尖峰干擾脈沖。

　?、?修改邏輯設計。

　　三、時(shí)序邏輯電路

　　與組合邏輯電路不同，時(shí)序邏輯電路在任何一個(gè)時(shí)刻的輸出狀態(tài)不僅取決于當時(shí)的輸入信號，而且還取決于電路原來(lái)的狀態(tài)。

　　1．同步時(shí)序邏輯電路的分析方法

　?。?）分析步驟

　?、?寫(xiě)方程式。寫(xiě)出時(shí)序邏輯電路的輸出邏輯表達式（即輸出方程）、各觸發(fā)器輸入端的邏輯表達式（即驅動(dòng)方程）和時(shí)序邏輯電路的狀態(tài)方程。

　?、?列狀態(tài)轉換真值表。將電路現狀的各種取值代入狀態(tài)方程和輸出方程中進(jìn)行計算，求出相應的次態(tài)和輸出，從而列出狀態(tài)轉換真值表。

　?、?邏輯功能的說(shuō)明。根據狀態(tài)轉換真值表來(lái)說(shuō)明電路的邏輯功能。

　?、?畫(huà)出狀態(tài)圖和時(shí)序圖。

　?。?）分析舉例

　　分析圖 2-35 所示電路的邏輯功能，并畫(huà)出狀態(tài)轉換圖和時(shí)序圖。

　　圖2-35 待分析邏輯電路圖

　?、?寫(xiě)方程式：

　　輸出方程：

　　驅動(dòng)方程：

　　狀態(tài)方程：將驅動(dòng)方程式代入 JK 觸發(fā)器的特性方程Qn+1=，得到電路的狀態(tài)方程為

　?、诹袪顟B(tài)轉換真值表：該電路的現狀為，代入輸出方程（2-9）和狀態(tài)方程（2-11）中進(jìn)行計算后得 Y=0 和，然后再將001當作現態(tài)代入狀態(tài)方程式（2-11），得，以此類(lèi)推?？汕蟮每汕蟮帽?-6所示的狀態(tài)轉換真值表。

　　表2-6 狀態(tài)轉換真值表

　?、?邏輯功能說(shuō)明：由表2-6可看出，圖2-35所示電路在輸入第六個(gè)計數脈沖CP，返回原來(lái)的狀態(tài)，同時(shí)輸出端Y輸出一個(gè)進(jìn)位脈沖。因此，該電路為同步六進(jìn)制計數器。

　　圖2-36 狀態(tài)轉換圖和時(shí)序圖

　?、?畫(huà)狀態(tài)轉換圖和時(shí)序圖。根據表2-6可畫(huà)出圖2-36（a）所示的狀態(tài)轉換圖。圖中的圓圈內表示電路一個(gè)狀態(tài)，箭頭表示狀態(tài)轉換方向，箭頭線(xiàn)上方標注X/Y為轉換條件，X為轉換前輸入變量的取值， Y為輸出值，由于本例沒(méi)有輸入變量，故X未標上數值。

　　2．同步時(shí)序邏輯電路的設計方法

　　同步時(shí)序邏輯電路的設計和分析正好相反，根據給定邏輯功能的要求，設計同步時(shí)序邏輯電路。設計的關(guān)鍵是根據設計要求確定狀態(tài)轉換的規律和求出各觸發(fā)器的驅動(dòng)方程。