EDA，如何突破功率的瓶頸

要點(diǎn)：

1，雖然每個(gè)小組可以?xún)?yōu)化局部功耗，但單個(gè)團隊不可能創(chuàng )建出一個(gè)低功耗設計。反之，任何一個(gè)小組都可能摧毀這種努力。

2，功率估計是一種精確的科學(xué)。但是，只有當你擁有了一個(gè)完整設計和一組正確的矢量后，這種概念才為真。

3，對任何問(wèn)題而言，處理器通常是能效最低的方法，但因為它們具備了功能多重性，一般可以用最小面積獲得實(shí)現。

4，電源分配網(wǎng)絡(luò )應能夠在不損及電壓完整性的情況下，維持負載。

過(guò)去十年來(lái)，功率已經(jīng)成為一個(gè)關(guān)鍵的設計考慮，并在工程師設計與驗證系統方面帶來(lái)了一些巨大的挑戰。物理學(xué)不再提供免費便車(chē)。

功率是能量被消耗的速率，這在十年前還不是熱門(mén)，但今天已是一個(gè)重要的設計考量。系統的能耗會(huì )帶來(lái)熱量、耗盡電池、增加電能分配網(wǎng)絡(luò )的壓力，并且加大成本。移動(dòng)計算的發(fā)展最先推動(dòng)了對降低能耗的期望，但能耗的效應現在已遠遠超出這個(gè)范圍，可能在業(yè)界帶來(lái)一些最大的結構性變化。對于服務(wù)器農場(chǎng)、云計算、汽車(chē)、芯片，以及依賴(lài)于能源獲取的泛在式傳感器網(wǎng)絡(luò )，這都是一個(gè)關(guān)鍵性問(wèn)題。

突然改變的原因是，物理學(xué)已把工藝技術(shù)帶到了90nm以下尺度。但是，隨著(zhù)結點(diǎn)尺寸越來(lái)越小，電壓降低，從而造成功率的相應下降。通常，即使開(kāi)發(fā)人員增加了更多功能，功率預算也會(huì )保持不變。在更小尺度下，電壓的縮放更加困難，無(wú)法維持。當電壓接近于閾值電壓時(shí)，開(kāi)關(guān)時(shí)間就會(huì )增加。為補償這一問(wèn)題，設計人員會(huì )降低閾值電壓，但這樣做顯著(zhù)增加了泄漏電流和開(kāi)關(guān)電流。

設計流程中的每個(gè)階段都對功耗有影響，從軟件架構到器件物理。雖然每個(gè)小組都可以做局部的功耗優(yōu)化工作，但沒(méi)有一個(gè)團隊可以單獨創(chuàng )建出一個(gè)低功耗設計。反之，任何一個(gè)團隊都可能摧毀低功耗的努力。這種狀況就產(chǎn)生了一種對協(xié)同與交叉學(xué)科工具的新需求。功率問(wèn)題不再止于芯片。它們遍及互連結構、電路板與系統設計、電源控制器等諸方面。當前的EDA工具并非按功率概念而建立，這意味著(zhù)設計人員要采用改進(jìn)型方法，而不是從頭開(kāi)始的新方法。

物理原理的角色

一只芯片消耗的功率是開(kāi)關(guān)（或動(dòng)態(tài)）功率和無(wú)源（或泄漏）功率之和。功率的動(dòng)態(tài)成分源于設計的容性負載。當某個(gè)線(xiàn)網(wǎng)從0轉換到1時(shí)，這個(gè)成分通過(guò)一個(gè)PMOS晶體管充電。從電源獲得的能量等于容性負載與電壓平方的乘積。系統將這個(gè)能量的一半存儲在電容中；另一半則耗散在晶體管上。對于從1至0的轉換，不會(huì )從電源獲得更多能量，但電荷要耗散在NMOS晶體管上。假設結點(diǎn)以頻率F變化，則動(dòng)態(tài)功率為FCLVDD2，其中，CL是容性負載，VDD是電壓。雖然也存在其它形式的動(dòng)態(tài)功率，但它們要小得多。

由于電壓是平方項，因此降低電壓有相當顯著(zhù)的效果。不幸的是，性能也與電壓相關(guān)，因為增加電壓會(huì )增加柵極的驅動(dòng)VGS-VT，其中VGS是柵源電壓，VT是閾值電壓。使用較陳舊的技術(shù)時(shí)，泄漏功率并不明顯。但隨著(zhù)器件尺度的減小，很多區域中的泄漏變得更加顯著(zhù)，包括柵極氧化物隧穿、亞閾值電壓、反偏結點(diǎn)、柵極導致的漏極泄漏，以及因熱載流子注入而產(chǎn)生的柵極電流等。

二氧化硅是常用的絕緣材料。在低厚度水平下，電子可以隧穿它。這種關(guān)系是指數型的，意味著(zhù)厚度減半，泄漏增至四倍，在晶體管尺度降到130nm以下之前，這還不是一個(gè)問(wèn)題。用高k電介質(zhì)代替二氧化硅可以提供相近的器件性能，獲得更厚的柵級絕緣體，從而降低了這個(gè)電流。

晶體管有一個(gè)柵源閾值電壓，低于這個(gè)電壓時(shí)，通過(guò)器件的亞閾值電流就會(huì )呈指數倍下降。當降低電源電壓以減少動(dòng)態(tài)功耗時(shí)，閾值電壓也減小，從而使柵極電壓擺幅低于器件關(guān)斷的閾值。亞閾值傳導會(huì )隨柵極電壓呈指數式變化。

在擴散區和阱之間，或在阱與基材之間的一個(gè)反偏構造，會(huì )產(chǎn)生小的反偏結泄漏。在MOS晶體管漏極結上的高電場(chǎng)效應會(huì )產(chǎn)生柵極導致的漏極泄漏，這通常要用制造技術(shù)來(lái)處理。柵極電流泄漏的原因是短溝道器件的閾值電壓漂移，并與器件中的高電場(chǎng)有關(guān)。對這個(gè)效應的控制主要也是靠制造技術(shù)。

設計人員要在動(dòng)態(tài)功耗和靜態(tài)功耗之間做一個(gè)折中。降低電壓會(huì )減小動(dòng)態(tài)功耗，但增加了靜態(tài)功耗。我們來(lái)看一只手機內的典型芯片。當器件工作時(shí)，泄漏要占所消耗功率的大約10%；其它90%是動(dòng)態(tài)功耗。但當手機處于待機模式時(shí)（可能占到總時(shí)間的90%），芯片中的動(dòng)態(tài)功耗就很少。因此，盡量減小兩種功耗有著(zhù)相同的重要性。

各種器件的功耗方面在持續地改進(jìn)。例如，在相同頻率下，三星的28nm低功耗工藝比45nm低功耗工藝的動(dòng)態(tài)功耗與待機功耗都減少了35%，與采用45nm低功耗的系統單芯片設計相比，28nm工藝在相同頻率下的動(dòng)態(tài)功耗降低了60%.臺積電28nm高性能低功耗工藝的待機功耗要比其40nm低功耗工藝低40%以上。同時(shí)GlobalFoundries公司為其28nm結點(diǎn)提供了三種功率水平（圖1）。

圖1，臺積電的28-HPL工藝待機功耗較40-LP工藝低40%以上。而Global Foundries則為其28nm結點(diǎn)提供了三種功率水平

摩爾定律繼續有效，芯片在每個(gè)器件中封裝了更多功能。據Open-Silicon的營(yíng)銷(xiāo)總監Colin Baldwin稱(chēng)，客戶(hù)可以用近似的單位成本和兩倍的性能，設計出下一代器件，雖然總功耗會(huì )增加，但單只器件的功耗是下降的。時(shí)鐘頻率是另外一個(gè)緩慢上漲的變量，但在很多市場(chǎng)上增速都慢于工藝。Open-Silicon發(fā)現，大多數用戶(hù)試圖在略微增加總體功耗的情況下，集成更多的功能。因此，要維持相同的總功耗，就要看設計流程的其它部分中可以節省的能耗。

優(yōu)化與比較

設計包含了估算與優(yōu)化。估算可以對多個(gè)可能的實(shí)現選擇做出比較。另外，優(yōu)化可以自動(dòng)完成，或者可以在各種抽象水平上，用工具輔助完成。Apache/Ansys應用工程總監Arvind Shanmugavel認為，只有當擁有了一個(gè)完整設計和一組正確的矢量時(shí)，功率估算才是一種精確的科學(xué)。在未完成設計以前，根據定義，所有事物都是一種即將在設計中發(fā)生的估計。在設計早期的功率預算階段，應著(zhù)眼于大的和相對的變化，而不是絕對的值。Atrenta公司的工程總監Venki Venkatesh認為，可以預期在RTL（寄存器傳輸級）到硅片之間有20%的偏差，而從門(mén)到硅片有10%的偏差。

如果某個(gè)工具表示，一種可能的方案會(huì )較另一種方案消耗更少的總能量，則這種概述一定是正確的；否則，工具就可能促使選擇了次級的方案。與面積和性能不同，功率是矢量相關(guān)的，因此可能需要運行多次仿真，來(lái)獲得有關(guān)設計活動(dòng)的一種典型性樣本。例如，考慮兩種選擇，一種是為音頻處理器加隨機數據，一種是用更多的典型語(yǔ)音數據。圖2給出了一個(gè)有限脈沖響應濾波器中幾個(gè)寄存器的轉換動(dòng)作（參考文獻1）。對于一個(gè)不會(huì )破壞數據相關(guān)性的架構，語(yǔ)音數據開(kāi)關(guān)電容的次數要比隨機輸入數據少80%.由于這些臨時(shí)的相關(guān)性，運行順序可能造成切換動(dòng)作的巨大差異。

圖2，對于一個(gè)不會(huì )破壞數據相關(guān)性的架構，語(yǔ)音數據開(kāi)關(guān)電容的次數要比隨機輸入數據少80%.由于這些臨時(shí)的相關(guān)性，運行順序可能造成切換動(dòng)作的巨大差異。

不過(guò)，有些公司認為可以用統計方法獲得近似值，即采用來(lái)自計數器或其它可識別邏輯片的預期活動(dòng)?，F在，功耗優(yōu)化有很多種方式，大多數為RTL或以下。Shanmugavel稱(chēng)，時(shí)鐘門(mén)控是盡量減少動(dòng)態(tài)功耗的常見(jiàn)技術(shù)。切斷某個(gè)電路的時(shí)鐘，可阻止一個(gè)設計中時(shí)鐘或寄存器的切換動(dòng)作。另一種技術(shù)是采用電壓島，它降低了設計的工作電壓，從而使開(kāi)關(guān)元件的動(dòng)態(tài)功耗前后比值為電壓前后比值的平方。設計者將電壓島用于芯片的某些區域，這些區域的性能與速度不是關(guān)鍵，這樣可以節省功耗。

DVFS（動(dòng)態(tài)電壓/頻率縮放）是迄今最為復雜的動(dòng)態(tài)功率控制技術(shù)。這種方法會(huì )根據負載的需求，改變有效工作電壓和頻率。在高負載情況下，電壓與頻率處于額定狀態(tài)，芯片或設備為滿(mǎn)負荷工作。在低負載情況下，電壓或頻率縮減，以低速工作，從而獲得了較低的動(dòng)態(tài)功耗。設計者可通過(guò)軟硬件方案的組合，實(shí)現這種技術(shù)。

片芯上的穩壓器滿(mǎn)足了對多種動(dòng)態(tài)與靜態(tài)功率的需求。各IC通常有片外的穩壓模塊，可提供動(dòng)態(tài)狀態(tài)下需要的電壓與電流。但是，設計者越來(lái)越多地采用片芯上的穩壓器，因為電壓域的數量在增加，這些電壓域更快響應需求的要求也在增加。

堆疊IC間的相互通信盡量減少了信號互連，它是低功耗設計中一種新興的趨勢。Apache的Shanmugavel認為，制造商一般是將處理器和存儲器堆疊在一個(gè)硅插入層上，用TSV（硅通孔）做連接。這些插入層提供了片芯之間的低電容信號互連，從而降低了I/O的動(dòng)態(tài)功耗。隨著(zhù)3D IC的成本開(kāi)始下降，以及設計者對于熱效應有了更多的理解，整個(gè)行業(yè)都將出現一個(gè)向3D IC的遷移。

要盡量減少靜態(tài)功耗，設計者可以采用電源門(mén)控方法，為一個(gè)待機狀態(tài)的設備節省最多的泄漏功耗。關(guān)閉功能單位的時(shí)鐘可降低動(dòng)態(tài)功耗，但單元仍然有泄漏功耗。設計者必須在設計實(shí)現以前，了解有關(guān)電源門(mén)控的幾個(gè)折中問(wèn)題。

減少泄漏功耗的一種最古老技術(shù)是用高閾值電壓門(mén)代換標稱(chēng)閾值電壓的門(mén)。在CMOS中，亞閾值泄漏與閾值電壓成反比。較高閾值電壓器件的泄漏包絡(luò )低于較小閾值電壓的器件，但付出的代價(jià)是較大的延遲。設計者必須做一個(gè)仔細的權衡分析，才能用此技術(shù)獲得最佳的減少泄漏效果。

另外一種降低靜態(tài)功耗的方法是有源反偏，它是增加CMOS門(mén)中基材結點(diǎn)的偏置電壓，從而降低泄漏電流。這種偏置技術(shù)根本上是在待機模式期間增加一個(gè)單元或整個(gè)芯片的閾值電壓，從而減少泄漏功耗。為了感受一下這些技術(shù)的采納率，Synopsys通過(guò)自己的一個(gè)“全球用戶(hù)調查”，收集了用戶(hù)數據（圖3）。

圖3，為了感受一下這些技術(shù)的采納率，Synopsys通過(guò)自己的一個(gè)“全球用戶(hù)調查”，收集了用戶(hù)數據。例如，最左上方一欄表示10%的受訪(fǎng)者擁有數據中心和網(wǎng)絡(luò )，作為采用反偏置或阱極偏置的主要應用。注意百分比大于100，因為調查會(huì )收到多個(gè)答案。

除RTL優(yōu)化以外，設計者還在開(kāi)發(fā)一些能在系統級上做估算和架構研究的工具。功率是一個(gè)系統級的問(wèn)題，有些設計者發(fā)現，不能用今天做芯片組裝和驗證的自下而上方法來(lái)看待功率問(wèn)題。過(guò)去，設計者設計芯片是為了獲得最大的靈活性，以現在設計芯片的成本，這種靈活性仍是一個(gè)重要的考慮方面。但和其它所有方面一樣，靈活性也會(huì )帶來(lái)成本。對任何問(wèn)題而言，處理器通常是能效最低的方法，但因為它們具備了功能多重性，一般可以用最小面積獲得實(shí)現。

驗證

功率還增加了另一層復雜性，這就是設計者必須做驗證。它需要額外的工具支持，制造商們現在正匆忙地在市場(chǎng)上推出這些工具。功率會(huì )在設計中增加一些新的器件，如隔離邏輯、功率開(kāi)關(guān)、電平轉換器以及保持單元等。

不過(guò)，Synopsys小功率驗證營(yíng)銷(xiāo)總監Krishna Balachandran認為，功率優(yōu)化也可能牽涉到順序RTL轉換，必須用源RTL作驗證。缺少這種驗證可能導致芯片上的系統不工作，或泄漏高于預期值。仿真方法可能太慢，沒(méi)有性?xún)r(jià)比，且不徹底，從而不能對功率優(yōu)化做完全的驗證覆蓋。傳統形式等效工具的目標通常是組合式變換的驗證，不適合于功率優(yōu)化所需要的那種改變。大多數商用的形式驗證工具還受制于容量和性能的限制，必須克服這些限制，才能處理低功耗設計的復雜電源架構，以及數百種電源域。為滿(mǎn)足這些新的要求，必須發(fā)展一類(lèi)具有大容量和高性能的全新形式等效工具，目標是對順序變換的驗證。

Eve - USA的總經(jīng)理LauroRizzatti表示，功率優(yōu)化也給EDA供應商帶來(lái)了挑戰。很多低功耗技術(shù)通常都不能取得與RTL仿真或模擬的一致，它抽象了電壓的任何概念。設計者必須改造這些數字工具，使其支持功率目標以及低功耗優(yōu)化實(shí)現技術(shù)。

電源分配網(wǎng)絡(luò )

Silicon Frontline Technology公司營(yíng)銷(xiāo)副總裁Dermott Lynch認為，功率器件的典型運行效率在70%~90%，從而有10%~30%的總系統損耗。而Rambus公司半導體業(yè)務(wù)部副總裁兼首席技術(shù)官Ely Tsern補充說(shuō)，比較積極的功率模式轉換配合精細的電源域，會(huì )使局部供電電流有更快的轉換，從而給敏感的局部電路帶來(lái)更大的di/dt電源噪聲，尤其是那些模擬電路。

但Shanmugavel警告說(shuō)，在任何情況下，電源分配網(wǎng)絡(luò )都應能夠在不損及電壓完整性情況下，維持負載的供電。例如，當一個(gè)全局時(shí)鐘轉換和一個(gè)功能單元上電去完成某項工作時(shí)，就出現了一個(gè)瞬態(tài)電流的需求。這種瞬態(tài)電流可能是額定電流的3倍~5倍，具體要看功能模塊情況，這給電源分配網(wǎng)絡(luò )帶來(lái)了一個(gè)巨大的負荷，必須驗證在這些情況下，網(wǎng)絡(luò )上的瞬態(tài)電壓噪聲。