FPGA/CPLD狀態(tài)機穩定性研究

在FPGA/CPLD設計中頻繁使用的狀態(tài)機,常出現一些穩定性問(wèn)題,本文提出了一些解決方法,實(shí)驗表明該方法有效地提高了綜合效率.

隨著(zhù)大規模和超大規模FPGA/CPLD器件的誕生和發(fā)展,以HDL(硬件描述語(yǔ)言)為工具、FPGA/CPLD器件為載體的EDA技術(shù)的應用越來(lái)越廣泛.從小型電子系統到大規模SOC(Systemonachip)設計,已經(jīng)無(wú)處不在.在FPGA/CPLD設計中,狀態(tài)機是最典型、應用最廣泛的時(shí)序電路模塊,如何設計一個(gè)穩定可靠的狀態(tài)機是我們必須面對的問(wèn)題.

1、狀態(tài)機的特點(diǎn)和常見(jiàn)問(wèn)題

標準狀態(tài)機分為摩爾(Moore)狀態(tài)機和米立(Mealy)狀態(tài)機兩類(lèi).Moore狀態(tài)機的輸出僅與當前狀態(tài)值有關(guān),且只在時(shí)鐘邊沿到來(lái)時(shí)才會(huì )有狀態(tài)變化.Mealy狀態(tài)機的輸出不僅與當前狀態(tài)值有關(guān),而且與當前輸入值有關(guān),這一特點(diǎn)使其控制和輸出更加靈活,但同時(shí)也增加了設計復雜程度.其原理如圖1所示.

根據圖1所示,很容易理解狀態(tài)機的結構.但是為什么要使用狀態(tài)機而不使用一般時(shí)序電路呢?這是因為它具有一些一般時(shí)序電路無(wú)法比擬的優(yōu)點(diǎn).

用VHDL描述的狀態(tài)機結構分明,易讀,易懂,易排錯;

相對其它時(shí)序電路而言,狀態(tài)機更加穩定,運行模式類(lèi)似于CPU,易于實(shí)現順序控制等.
用VHDL語(yǔ)言描述狀態(tài)機屬于一種高層次建模,結果經(jīng)常出現一些出乎設計者意外的情況:

1.在兩個(gè)狀態(tài)轉換時(shí),出現過(guò)渡狀態(tài).
2.在運行過(guò)程中,進(jìn)入非法狀態(tài).
3.在一種器件上綜合出理想結果,移植到另一器件上時(shí),不能得到與之相符的結果.
4.狀態(tài)機能夠穩定工作,但占用邏輯資源過(guò)多.

在針對FPGA器件綜合時(shí),這種情況出現的可能性更大.我們必須慎重設計狀態(tài)機,分析狀態(tài)機內在結構,在Moore狀態(tài)機中輸出信號是當前狀態(tài)值的譯碼,當狀態(tài)寄存器的狀態(tài)值穩定時(shí),輸出也隨之穩定了.經(jīng)綜合器綜合后一般生成以觸發(fā)器為核心的狀態(tài)寄存電路,其穩定性由此決定.如果CLOCK信號的上升沿到達各觸發(fā)器的時(shí)間嚴格一致的話(huà),狀態(tài)值也會(huì )嚴格按照設計要求在規定的狀態(tài)值之間轉換.然而這只是一種理想情況,實(shí)際CPLD/FPGA器件一般無(wú)法滿(mǎn)足這種苛刻的時(shí)序要求,特別是在布線(xiàn)后這些觸發(fā)器相距較遠時(shí),CLOCK到達各觸發(fā)器的延時(shí)往往有一些差異.這種差異將直接導致?tīng)顟B(tài)機在狀態(tài)轉換時(shí)產(chǎn)生過(guò)渡狀態(tài),當這種延時(shí)進(jìn)一步加大時(shí),將有可能導致?tīng)顟B(tài)機進(jìn)入非法狀態(tài).這就是Moore狀態(tài)機的失效機理.對于Mealy狀態(tài)機而言,由于其任何時(shí)刻的輸出與輸入有關(guān),這種情況就更常見(jiàn)了.

2　狀態(tài)機設計方案比較

2.1　采用枚舉數據類(lèi)型定義狀態(tài)值

在設計中定義狀態(tài)機的狀態(tài)值為枚舉數據類(lèi)型,綜合器一般把它表示為二進(jìn)制數的序列,綜合后生成以觸發(fā)器為核心的狀態(tài)寄存電路,寄存器用量會(huì )減少,其綜合效率和電路速度將會(huì )在一定程度上得到提高.

例1　定義狀態(tài)值為枚舉類(lèi)型的狀態(tài)機VHDL程序.

library ieee;
use ieee.std_logic_1164 all;
entity example is
port(clk:in std_logic;
mach_input:in std_logic;
mach_outputs:out std_logic_vector(0 to 1));
end example;
architecture behave of example is
type states is(st0,st1,st2,st3); --定義states為枚舉類(lèi)型
signal current_state,next_state:states;
begin

state_change:process(clk) --狀態(tài)改變進(jìn)程
begin
wait until clk'event and clk='1';
current_state=next_state;
end process state_change;
combination:process(current_state,mach_input)
…… --輸出狀態(tài)值譯碼,給next_state賦新值.省略
end behave;

圖2　枚舉類(lèi)型的狀態(tài)機綜合后的波形

例1是一個(gè)四狀態(tài)全編碼狀態(tài)機,綜合后的仿真波形如圖2所示.從放大后的局部可以看出輸出狀態(tài)值從“01”到“10”轉換過(guò)程中出現了過(guò)渡狀態(tài)“11”.從微觀(guān)上分析中間信號“Current_state”狀態(tài)轉換過(guò)程,狀態(tài)寄存器的高位翻轉和低位翻轉時(shí)間是不一致的,當高位翻轉速度快時(shí),會(huì )產(chǎn)生過(guò)渡狀態(tài)“11”,當低位翻轉速度快時(shí)會(huì )產(chǎn)生過(guò)渡狀態(tài)“00”.若狀態(tài)機的狀態(tài)值更多的話(huà),則產(chǎn)生過(guò)渡狀態(tài)的概率更大.如果在非全編碼狀態(tài)機中,由于這種過(guò)渡狀態(tài)的反饋作用,將直接導致電路進(jìn)入非法狀態(tài),若此時(shí)電路不具備自啟動(dòng)功能,那么電路將無(wú)法返回正常工作狀態(tài).

因為狀態(tài)機的輸出信號常用作重要的控制,如:三態(tài)使能,寄存器清零等.所以這種結果是不允許的,如何消除此類(lèi)過(guò)渡狀態(tài)呢?方法之一是采用格雷碼表示狀態(tài)值.

2.2　用格雷碼表示狀態(tài)值

格雷碼的特點(diǎn)是任意相鄰兩個(gè)數據之間只有一位不同,這一特點(diǎn)使得采用格雷碼表示狀態(tài)值的狀態(tài)機,可以在很大程度上消除由延時(shí)引起的過(guò)渡狀態(tài).將例1改進(jìn)之后的程序如例2.

例2　采用格雷碼表示狀態(tài)值的狀態(tài)機.

library ieee;
use ieee.std_logic_1164 all;

entity example is
port(clk:in std_logic;
mach_input:in std_logic;
mach_outputs:out std_logic_vector(0 to 1));
end example;
architecture behave of example is
constant st0:std_logic_vector(0 to 1):=00;
constant st1 :std_logic_vector(0 to 1):=01;
constant st2:std_logic_vector(0 to 1):=11;
constant st3:std_logic_vector(0 to 1):=10;
signal current_state,next_state:std_logic
vector(0to1);
begin

……
endbebave;

采用該方法,寄存器的狀態(tài)在相鄰狀態(tài)之間跳轉時(shí),只有一位變化,產(chǎn)生過(guò)渡狀態(tài)的概率大大降低.但是當一個(gè)狀態(tài)到下一個(gè)狀態(tài)有多種轉換路徑時(shí),就不能保證狀態(tài)跳轉時(shí)只有一位變化,這樣將無(wú)法發(fā)揮格雷碼的特點(diǎn).

2.3　定義“ONEHOT”風(fēng)格的狀態(tài)值編碼

雖然VHDL語(yǔ)言的目標之一是遠離硬件,但是到目前為止并沒(méi)有完全實(shí)現,所以VHDL程序在針對不同的器件綜合時(shí),仍然會(huì )有很大差異.特別是FPGA器件,當我們采用格雷表示狀態(tài)值,描述一個(gè)簡(jiǎn)單的狀態(tài)機時(shí),就可能出現不穩定結果.在針對FPGA器件寫(xiě)程序時(shí),我們可以將狀態(tài)值定義為“ONEHOT”風(fēng)格的狀態(tài)碼,將上例稍作修改,見(jiàn)例3.

例3　采用“ONEHOT”編碼的狀態(tài)機

library ieee;
use ieee std_logic_1164.all;
entity example is
port(clk:in std_logic;
mach_input:in std_logic;
mach_outputs:out std_logic_vector(0 to 1));
endexample;
architecture behave of example is

constant st0:std_logic_vector(0 to 3):=0001;
constant st1:std_logic_vector(0 to 3):=0010;
constant st2:std_logic_vector(0 to 3):=0100;
constant st3:std_logic_vector(0 to 3):=1000;
signal current_state,next_state:std_logic vector(0 to 3);
begin
……
對FLEX10K系列器件綜合后的仿真結果如圖3所示.

圖3　采用“ONEHOT”編碼的狀態(tài)機綜合后的波形

如圖3所示,在輸入信號穩定以后,狀態(tài)機的輸出信號也穩定下來(lái),定義這種風(fēng)格的狀態(tài)碼來(lái)設計基于FPGA的狀態(tài)機是一種不錯的選擇.

然而在輸入信號跳變時(shí),電路還是會(huì )出現不穩定現象.此時(shí)我們已不能只從狀態(tài)值編碼方式尋找解決方法.回頭看看狀態(tài)機的原理框圖不難發(fā)現:狀態(tài)寄存器的輸出值是必須符合建立保持時(shí)間約束關(guān)系的.在上述狀態(tài)機中雖然采用了各種不同的編碼方式但都不能徹底消除這種過(guò)渡狀態(tài),我們將電路結構稍作改進(jìn),一種更好的結構如圖4所示.這種結構的狀態(tài)機可有效抑制過(guò)渡狀態(tài)的出現.這是因為輸出寄存器只要求狀態(tài)值在時(shí)鐘的邊沿穩定.將上述程序改進(jìn)之后的程序如圖4.
……
architecture behave of example1is
type states is(st0,st1,st2,st3); 定義states為枚舉類(lèi)型
signal current_state,next_state:states;
signal temp:std_logic_vector(0 to 1); 定義一個(gè)信號用于引入輸出寄存器
begin
state_change:process(clk) --狀態(tài)改變進(jìn)程
begin
wait until clk'eventandclk='1';
current_state=next_state;
mach_outputs=temp;
end process state_change;
……

圖5　改進(jìn)后的狀態(tài)機綜合后的波形

顯然這種結構的狀態(tài)機穩定性?xún)?yōu)于一般結構的狀態(tài)機,但是它占用的邏輯資源更多,電路的速度可能下降,在設計時(shí)應綜合考慮.

另外,為防止電路進(jìn)入非法狀態(tài),可以設計成自啟動(dòng)結構,在VHDL描述的狀態(tài)機中添加一個(gè)“when others”語(yǔ)句是行之有效的.

3　選擇不同編碼方式、不同結構的狀態(tài)機的技巧

3.1　針對不同結構器件選擇不同編碼風(fēng)格

基于乘積項結構的CPLD器件適合于設計全編碼狀態(tài)機,在全編碼狀態(tài)機中采用格雷碼表示狀態(tài)值.這對于邏輯資源較少的器件是一種不錯的優(yōu)化方法.

基于查找表結構的FPGA器件適合于設計成“ONEHOT”方式編碼的狀態(tài)機,這種結構狀態(tài)機只用一位二進(jìn)制數表示一個(gè)狀態(tài),可提高穩定性,但要占用更多的邏輯資源.

3.2　根據邏輯資源大小選擇狀態(tài)機結構

當設計的狀態(tài)機狀態(tài)轉換次序出現多路徑時(shí),采用格雷碼表示狀態(tài)值不會(huì )有任何作用,因為此時(shí)有些相鄰狀態(tài)不只是一位不同.在邏輯資源允許的情況下,可以考慮在狀態(tài)機后級增加一級輸出寄存器,可確保輸出不產(chǎn)生毛刺,使狀態(tài)機輸出穩定可靠的信號.