FPGA系統設計原則和技巧之：FPGA系統設計的3種常用技巧

9.2FPGA系統設計的3種常用技巧

9.2.1乒乓操作技巧

1．乒乓操作的原理

乒乓操作是FPGA設計中最常用的一種數據緩沖方法，簡(jiǎn)單而且實(shí)用，其原理示意圖如圖9.5所示。

圖9.5乒乓操作原理

輸入的數據經(jīng)過(guò)選擇開(kāi)關(guān)后，分別進(jìn)入緩沖模塊1和緩沖模塊2。當數據寫(xiě)入緩沖模塊1的時(shí)候，數據處理單元從緩沖模塊2讀取數據進(jìn)行處理；當數據寫(xiě)入緩沖模塊2的時(shí)候，數據處理單元從緩沖區模塊1讀取數據進(jìn)行處理。

這樣做的目的是給數據處理單元贏(yíng)得更多的處理時(shí)間，避免因為數據處理時(shí)無(wú)法持續接收而丟失有效數據。因此，乒乓操作適合那些數據處理以幀為單位，而且每幀的處理最長(cháng)時(shí)間小于幀周期的情況。

2．乒乓操作的特點(diǎn)

（1）乒乓操作的最大特點(diǎn)是無(wú)縫緩沖與處理。

通過(guò)“輸入數據選擇開(kāi)關(guān)”和“輸出數據選擇開(kāi)關(guān)”按節拍、相互配合的切換，將經(jīng)過(guò)緩沖的數據流沒(méi)有時(shí)間停頓地送到“數據處理單元”，被運算與處理。

把乒乓操作模塊當作一個(gè)整體，站在這個(gè)模塊的兩端看數據，輸入數據流和輸出數據流都是連續不斷的，沒(méi)有任何停頓。因此非常適合對數據流進(jìn)行流水線(xiàn)式處理，常常被應用于流水線(xiàn)式算法。

（2）乒乓操作的第二個(gè)特點(diǎn)是節約緩沖區空間。

比如在WCDMA基帶應用中，1幀（Frame）是由15個(gè)時(shí)隙（Slot）組成的。有時(shí)需要將1整幀的數據延時(shí)一個(gè)時(shí)隙后處理，比較直接的辦法是將這幀數據緩存起來(lái)，然后延時(shí)1個(gè)時(shí)隙，進(jìn)行處理。這時(shí)緩沖區的長(cháng)度是1整幀數據長(cháng)，假設數據速率是3.84Mbit/s，1幀長(cháng)10ms，則此時(shí)需要緩沖區長(cháng)度是38400bit。

如果采用乒乓操作，只需定義兩個(gè)能緩沖1個(gè)slot數據的RAM（單口RAM即可）。當向一塊RAM寫(xiě)數據的時(shí)候，從另一塊RAM讀數據，然后送到處理單元處理。此時(shí)，每塊RAM的容量?jì)H需2560bit即可，2塊RAM加起來(lái)也只有5120bit的容量。

3．乒乓操作的靈活應用

巧妙地運用乒乓操作，還可以達到用低速模塊處理高速數據流的效果。

如圖9.6所示，數據緩沖模塊采用了雙口RAM，并在DPRAM后引入了一級處理模塊。這個(gè)數據預處理根據需要可以是各種數據運算。比如在WCDMA設計中，對輸入數據流的解擴、解擾、去旋轉等。

圖9.6使用低速處理模塊處理高速數據流

假設端口A(yíng)的輸入數據流的速率為100Mbit/s，乒乓操作的緩沖周期是10ms。我們下面一起分析一下各個(gè)節點(diǎn)端口的數據速率。

輸入數據流A端口處數據速率為100Mbit/s，在第1個(gè)緩沖周期10ms內，通過(guò)“輸入數據選擇開(kāi)關(guān)”，從B1到達DPRAM1。B1的數據速率也是100Mbit/s，在10ms內，DPRAM1要寫(xiě)入1Mbit/s數據。

同理在第2個(gè)10ms，數據流被切換到DPRAM2，端口B2的數據速率也是100Mbit/s，DPRAM2在第2個(gè)10ms被寫(xiě)入Mbit/s數據。周而復始，在第3個(gè)10ms，數據流又切換到DPRAM1，DPRAM1被寫(xiě)入1Mbit/s數據。

仔細分析一下，就會(huì )發(fā)現到第3個(gè)緩沖周期時(shí)，留給DPRAM1讀取數據并送到“處理模塊1”的時(shí)間一共是20ms。

（1）首先在第2個(gè)緩沖周期，向DPRAM2寫(xiě)數據的10ms內，DPRAM1可以進(jìn)行讀操作。

（2）其次在第1個(gè)緩沖周期的第5ms起（絕對時(shí)間為5ms時(shí)刻），DPRAM1就可以邊向500Kbit/s以后的地址寫(xiě)數，邊從地址0讀數，到達10ms時(shí)，DPRAM1剛好寫(xiě)完了1Mbit/s數據，并且讀了500Kbit/s數據，這個(gè)緩沖時(shí)間內DPRAM1讀了5ms的時(shí)間。

（3）另外在第3個(gè)緩沖周期的第5ms起（絕對時(shí)間為35ms時(shí)刻），同理可以邊向500Kbit/s以后的地址寫(xiě)數，邊從地址0讀數，又讀取了5個(gè)ms，所以截止DPRAM1第一個(gè)周期存入的數據被完全覆蓋以前，DPRAM1最多可以讀取了20ms時(shí)間，而所需讀取的數據為1Mbit/s，所以端口C1的數據速率為：1Mbit/s/20ms=50Mbit/s。

因此“處理模塊1”的最低數據吞吐能力也僅僅要求為50Mbit/s。同理“處理模塊2”的最低數據吞吐能力也僅僅要求為50Mbit/s。換言之，通過(guò)乒乓操作，“處理模塊”的時(shí)序壓力減輕了，所要求的數據處理速率僅僅為輸入數據速率的1/2。

通過(guò)乒乓操作實(shí)現低速模塊處理高速數據的實(shí)質(zhì)是：通過(guò)DPRAM這種緩存單元，實(shí)現了數據流的串并轉換，并行用“處理模塊1”和“處理模塊2”處理分流的數據，是面積與速度互換原則的有一個(gè)體現。

9.2.2串并/并串轉換技巧

串并轉換是FPGA設計的一個(gè)重要技巧，從小的著(zhù)眼點(diǎn)講，它是數據流處理的常用手段；從大的著(zhù)眼點(diǎn)講，它是面積與速度互換思想的直接體現。

串并轉換的實(shí)現方法多種多樣，根據數據的排序和數量的要求，可以選用寄存器、RAM等實(shí)現。如圖9.5所示的乒乓操作舉例，就是通過(guò)DPRAM實(shí)現了數據流的串并轉換，而且由于使用了DPRAM，數據的緩沖區可以開(kāi)得很大。

對于數量比較小的設計，可以采用寄存器完成串并轉換。如無(wú)特殊需求，應該用同步時(shí)序設計完成串并之間的轉換。比如數據從串行到并行，數據排列順序是高位在前，可以用下面的編碼實(shí)現：

prl_temp={prl_temp,srl_in};

其中，prl_temp是并行輸出緩存寄存器，srl_in是串行數據輸入。

對于排列順序有規定的串并轉換，可以用case語(yǔ)句判斷實(shí)現。對于復雜的串并轉換，還可以用狀態(tài)機實(shí)現。串并轉換的方法總的來(lái)說(shuō)比較簡(jiǎn)單，在此不做更多的解釋。

9.2.3硬件流水線(xiàn)操作技巧

流水線(xiàn)處理是高速設計中的一個(gè)常用設計手段。如果某個(gè)設計的處理流程分為若干步驟，而且整個(gè)數據處理是“單流向”的，即沒(méi)有反饋或者迭代運算，前一個(gè)步驟的輸出是下一個(gè)步驟的輸入，則可以考慮采用流水線(xiàn)設計方法提高系統的工作頻率。

流水線(xiàn)設計的結構示意圖如圖9.7所示。

圖9.7流水線(xiàn)設計的結構示意圖

它的基本結構為：將適當劃分的n個(gè)操作步驟單流向串聯(lián)起來(lái)。

流水線(xiàn)操作的最大特點(diǎn)和要求是：數據流在各個(gè)步驟的處理從時(shí)間上看是連續的。如果將每個(gè)操作步驟假設為通過(guò)一個(gè)D觸發(fā)器（就是用寄存器打一個(gè)節拍），那么流水線(xiàn)操作就類(lèi)似一個(gè)移位寄存器組，數據流依次流經(jīng)D觸發(fā)器，完成每個(gè)步驟的操作。流水線(xiàn)設計時(shí)序示意圖如圖9.8所示。

圖9.8流水線(xiàn)設計時(shí)序示意圖

流水線(xiàn)設計的一個(gè)關(guān)鍵在于整個(gè)設計時(shí)序的合理安排。要求每個(gè)操作步驟的劃分合理。如果前級操作時(shí)間恰好等于后級的操作時(shí)間，設計最為簡(jiǎn)單，只要前級的輸出直接匯入后級的輸入即可。如果前級操作時(shí)間大于后級的操作時(shí)間，則需要對前級的輸出數據適當緩存，才能匯入后級的輸入端。如果前級操作時(shí)間恰好小于后級的操作時(shí)間，則必須通過(guò)復制邏輯，將數據流分流，或者在前級對數據采用存儲、后處理方式，否則會(huì )造成后級數據溢出。

在WCDMA設計中經(jīng)常使用到流水線(xiàn)處理的方法，如RAKE接收機、搜索器、前導捕獲等。

流水線(xiàn)處理方式之所以頻率較高，是因為復制了處理模塊，它是面積換取速度思想的又一具體體現。