四種常用FPGA/CPLD設計思想與技巧

　　本文討論的四種常用FPGA/CPLD設計思想與技巧：乒乓操作、串并轉換、流水線(xiàn)操作、數據接口同步化，都是FPGA/CPLD邏輯設計的內在規律的體現，合理地采用這些設計思想能在FPGA/CPLD設計工作種取得事半功倍的效果。

　　FPGA/CPLD的設計思想與技巧是一個(gè)非常大的話(huà)題，由于篇幅所限，本文僅介紹一些常用的設計思想與技巧，包括乒乓球操作、串并轉換、流水線(xiàn)操作和數據接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導日后的設計工作，將取得事半功倍的效果！

　　乒乓操作

　　“乒乓操作”是一個(gè)常常應用于數據流控制的處理技巧，典型的乒乓操作方法如圖1所示。

　　乒乓操作的處理流程為：輸入數據流通過(guò)“輸入數據選擇單元”將數據流等時(shí)分配到兩個(gè)數據緩沖區，數據緩沖模塊可以為任何存儲模塊，比較常用的存儲單元為雙口RAM(DPRAM)、單口RAM(SPRAM)、FIFO等。在第一個(gè)緩沖周期，將輸入的數據流緩存到“數據緩沖模塊1”；在第2個(gè)緩沖周期，通過(guò)“輸入數據選擇單元”的切換，將輸入的數據流緩存到“數據緩沖模塊2”，同時(shí)將“數據緩沖模塊1”緩存的第1個(gè)周期數據通過(guò)“輸入數據選擇單元”的選擇，送到“數據流運算處理模塊”進(jìn)行運算處理；在第3個(gè)緩沖周期通過(guò)“輸入數據選擇單元”的再次切換，將輸入的數據流緩存到“數據緩沖模塊1”，同時(shí)將“數據緩沖模塊2”緩存的第2個(gè)周期的數據通過(guò)“輸入數據選擇單元”切換，送到“數據流運算處理模塊”進(jìn)行運算處理。如此循環(huán)。

　　乒乓操作的最大特點(diǎn)是通過(guò)“輸入數據選擇單元”和“輸出數據選擇單元”按節拍、相互配合的切換，將經(jīng)過(guò)緩沖的數據流沒(méi)有停頓地送到“數據流運算處理模塊”進(jìn)行運算與處理。把乒乓操作模塊當做一個(gè)整體，站在這個(gè)模塊的兩端看數據，輸入數據流和輸出數據流都是連續不斷的，沒(méi)有任何停頓，因此非常適合對數據流進(jìn)行流水線(xiàn)式處理。所以乒乓操作常常應用于流水線(xiàn)式算法，完成數據的無(wú)縫緩沖與處理。

　　乒乓操作的第二個(gè)優(yōu)點(diǎn)是可以節約緩沖區空間。比如在WCDMA基帶應用中，1個(gè)幀是由15個(gè)時(shí)隙組成的，有時(shí)需要將1整幀的數據延時(shí)一個(gè)時(shí)隙后處理，比較直接的辦法是將這幀數據緩存起來(lái)，然后延時(shí)1個(gè)時(shí)隙進(jìn)行處理。這時(shí)緩沖區的長(cháng)度是1整幀數據長(cháng)，假設數據速率是3.84Mbps，1幀長(cháng)10ms，則此時(shí)需要緩沖區長(cháng)度是38400位。如果采用乒乓操作，只需定義兩個(gè)能緩沖1個(gè)時(shí)隙數據的RAM(單口RAM即可)。

　　當向一塊RAM寫(xiě)數據的時(shí)候，從另一塊RAM讀數據，然后送到處理單元處理，此時(shí)每塊RAM的容量?jì)H需2560位即可，2塊RAM加起來(lái)也只有5120位的容量。

　　另外，巧妙運用乒乓操作還可以達到用低速模塊處理高速數據流的效果。如圖2所示，數據緩沖模塊采用了雙口RAM，并在DPRAM后引入了一級數據預處理模塊，這個(gè)數據預處理可以根據需要的各種數據運算，比如在WCDMA設計中，對輸入數據流的解擴、解擾、去旋轉等。假設端口A(yíng)的輸入數據流的速率為100Mbps，乒乓操作的緩沖周期是10ms。以下分析各個(gè)節點(diǎn)端口的數據速率。

　　A端口處輸入數據流速率為100Mbps，在第1個(gè)緩沖周期10ms內，通過(guò)“輸入數據選擇單元”，從B1到達DPRAM1。B1的數據速率也是100Mbps，DPRAM1要在10ms內寫(xiě)入1Mb數據。同理，在第2個(gè)10ms，數據流被切換到DPRAM2，端口B2的數據速率也是100Mbps，DPRAM2在第2個(gè)10ms被寫(xiě)入1Mb數據。在第3個(gè)10ms，數據流又切換到DPRAM1，DPRAM1被寫(xiě)入1Mb數據。

　　仔細分析就會(huì )發(fā)現到第3個(gè)緩沖周期時(shí)，留給DPRAM1讀取數據并送到“數據預處理模塊1”的時(shí)間一共是20ms。有的工程師困惑于DPRAM1的讀數時(shí)間為什么是20ms，這個(gè)時(shí)間是這樣得來(lái)的：首先，在在第2個(gè)緩沖周期向DPRAM2寫(xiě)數據的10ms內，DPRAM1可以進(jìn)行讀操作；另外，在第1個(gè)緩沖周期的第5ms起(絕對時(shí)間為5ms時(shí)刻)，DPRAM1就可以一邊向500K以后的地址寫(xiě)數據，一邊從地址0讀數，到達10ms時(shí)，DPRAM1剛好寫(xiě)完了1Mb數據，并且讀了500K數據，這個(gè)緩沖時(shí)間內DPRAM1讀了5ms；在第3個(gè)緩沖周期的第5ms起(絕對時(shí)間為35ms時(shí)刻)，同理可以一邊向500K以后的地址寫(xiě)數據一邊從地址0讀數，又讀取了5個(gè)ms，所以截止DPRAM1第一個(gè)周期存入的數據被完全覆蓋以前，DPRAM1最多可以讀取20ms時(shí)間，而所需讀取的數據為1Mb，所以端口C1的數據速率為：1Mb/20ms=50Mbps。因此，“數據預處理模塊1”的最低數據吞吐能力也僅僅要求為50Mbps。同理，“數據預處理模塊2”的最低數據吞吐能力也僅僅要求為50Mbps。換言之，通過(guò)乒乓操作，“數據預處理模塊”的時(shí)序壓力減輕了，所要求的數據處理速率僅僅為輸入數據速率的1/2。

　　通過(guò)乒乓操作實(shí)現低速模塊處理高速數據的實(shí)質(zhì)是：通過(guò)DPRAM這種緩存單元實(shí)現了數據流的串并轉換，并行用“數據預處理模塊1”和“數據預處理模塊2”處理分流的數據，是面積與速度互換原則的體現！

　　串并轉換設計技巧

　　串并轉換是FPGA設計的一個(gè)重要技巧，它是數據流處理的常用手段，也是面積與速度互換思想的直接體現。

　　串并轉換的實(shí)現方法多種多樣，根據數據的排序和數量的要求，可以選用寄存器、RAM等實(shí)現。前面在乒乓操作的圖例中，就是通過(guò)DPRAM實(shí)現了數據流的串并轉換，而且由于使用了DPRAM，數據的緩沖區可以開(kāi)得很大，對于數量比較小的設計可以采用寄存器完成串并轉換。如無(wú)特殊需求，應該用同步時(shí)序設計完成串并之間的轉換。比如數據從串行到并行，數據排列順序是高位在前，可以用下面的編碼實(shí)現：

　　prl_temp={prl_temp,srl_in};

　　其中，prl_temp是并行輸出緩存寄存器，srl_in是串行數據輸入。

　　對于排列順序有規定的串并轉換，可以用case語(yǔ)句判斷實(shí)現。對于復雜的串并轉換，還可以用狀態(tài)機實(shí)現。串并轉換的方法比較簡(jiǎn)單，在此不必贅述。

　　流水線(xiàn)操作設計思想

　　首先需要聲明的是，這里所講述的流水線(xiàn)是指一種處理流程和順序操作的設計思想，并非FPGA、ASIC設計中優(yōu)化時(shí)序所用的“Pipelining”。

　　流水線(xiàn)處理是高速設計中的一個(gè)常用設計手段。如果某個(gè)設計的處理流程分為若干步驟，而且整個(gè)數據處理是“單流向”的，即沒(méi)有反饋或者迭代運算，前一個(gè)步驟的輸出是下一個(gè)步驟的輸入，則可以考慮采用流水線(xiàn)設計方法來(lái)提高系統的工作頻率。

　　流水線(xiàn)設計的結構示意圖如圖3所示。其基本結構為：將適當劃分的n個(gè)操作步驟單流向串聯(lián)起來(lái)。流水線(xiàn)操作的最大特點(diǎn)和要求是，數據流在各個(gè)步驟的處理從時(shí)間上看是連續的，如果將每個(gè)操作步驟簡(jiǎn)化假設為通過(guò)一個(gè)D觸發(fā)器(就是用寄存器打一個(gè)節拍)，那么流水線(xiàn)操作就類(lèi)似一個(gè)移位寄存器組，數據流依次流經(jīng)D觸發(fā)器，完成每個(gè)步驟的操作。流水線(xiàn)設計時(shí)序如圖4所示。

　　流水線(xiàn)設計的一個(gè)關(guān)鍵在于整個(gè)設計時(shí)序的合理安排，要求每個(gè)操作步驟的劃分合理。如果前級操作時(shí)間恰好等于后級的操作時(shí)間，設計最為簡(jiǎn)單，前級的輸出直接匯入后級的輸入即可；如果前級操作時(shí)間大于后級的操作時(shí)間，則需要對前級的輸出數據適當緩存才能匯入到后級輸入端；如果前級操作時(shí)間恰好小于后級的操作時(shí)間，則必須通過(guò)復制邏輯，將數據流分流，或者在前級對數據采用存儲、后處理方式，否則會(huì )造成后級數據溢出。

　　在WCDMA設計中經(jīng)常使用到流水線(xiàn)處理的方法，如RAKE接收機、搜索器、前導捕獲等。流水線(xiàn)處理方式之所以頻率較高，是因為復制了處理模塊，它是面積換取速度思想的又一種具體體現。

　　數據接口的同步方法

　　數據接口的同步是FPGA/CPLD設計的一個(gè)常見(jiàn)問(wèn)題，也是一個(gè)重點(diǎn)和難點(diǎn)，很多設計不穩定都是源于數據接口的同步有問(wèn)題。

　　在電路圖設計階段，一些工程師手工加入BUFT或者非門(mén)調整數據延遲，從而保證本級模塊的時(shí)鐘對上級模塊數據的建立、保持時(shí)間要求。還有一些工程師為了有穩定的采樣，生成了很多相差90度的時(shí)鐘信號，時(shí)而用正沿打一下數據，時(shí)而用負沿打一下數據，用以調整數據的采樣位置。這兩種做法都十分不可取，因為一旦芯片更新?lián)Q代或者移植到其它芯片組的芯片上，采樣實(shí)現必須從新設計。而且，這兩種做法造成電路實(shí)現的余量不夠，一旦外界條件變換(比如溫度升高)，采樣時(shí)序就有可能完全紊亂，造成電路癱瘓。

　　下面簡(jiǎn)單介紹幾種不同情況下數據接口的同步方法：

　　1. 輸入、輸出的延時(shí)(芯片間、PCB布線(xiàn)、一些驅動(dòng)接口元件的延時(shí)等)不可測，或者有可能變動(dòng)的條件下，如何完成數據同步？

　　對于數據的延遲不可測或變動(dòng)，就需要建立同步機制，可以用一個(gè)同步使能或同步指示信號。另外，使數據通過(guò)RAM或者FIFO的存取，也可以達到數據同步目的。

　　把數據存放在RAM或FIFO的方法如下：將上級芯片提供的數據隨路時(shí)鐘作為寫(xiě)信號，將數據寫(xiě)入RAM或者FIFO，然后使用本級的采樣時(shí)鐘(一般是數據處理的主時(shí)鐘)將數據讀出來(lái)即可。這種做法的關(guān)鍵是數據寫(xiě)入RAM或者FIFO要可靠，如果使用同步RAM或者FIFO，就要求應該有一個(gè)與數據相對延遲關(guān)系固定的隨路指示信號，這個(gè)信號可以是數據的有效指示，也可以是上級模塊將數據打出來(lái)的時(shí)鐘。對于慢速數據，也可以采樣異步RAM或者FIFO，但是不推薦這種做法。

　　數據是有固定格式安排的，很多重要信息在數據的起始位置，這種情況在通信系統中非常普遍。通訊系統中，很多數據是按照“幀”組織的。而由于整個(gè)系統對時(shí)鐘要求很高，常常專(zhuān)門(mén)設計一塊時(shí)鐘板完成高精度時(shí)鐘的產(chǎn)生與驅動(dòng)。而數據又是有起始位置的，如何完成數據的同步，并發(fā)現數據的“頭”呢？

　　數據的同步方法完全可以采用上面的方法，采用同步指示信號，或者使用RAM、FIFO緩存一下。

　　找到數據頭的方法有兩種，第一種很簡(jiǎn)單，隨路傳輸一個(gè)數據起始位置的指示信號即可，對于有些系統，特別是異步系統，則常常在數據中插入一段同步碼(比如訓練序列)，接收端通過(guò)狀態(tài)機檢測到同步碼后就能發(fā)現數據的“頭”了，這種做法叫做“盲檢測”。

　　上級數據和本級時(shí)鐘是異步的，也就是說(shuō)上級芯片或模塊和本級芯片或模塊的時(shí)鐘是異步時(shí)鐘域的。

　　前面在輸入數據同步化中已經(jīng)簡(jiǎn)單介紹了一個(gè)原則：如果輸入數據的節拍和本級芯片的處理時(shí)鐘同頻，可以直接用本級芯片的主時(shí)鐘對輸入數據寄存器采樣，完成輸入數據的同步化；如果輸入數據和本級芯片的處理時(shí)鐘是異步的，特別是頻率不匹配的時(shí)候，則只有用處理時(shí)鐘對輸入數據做兩次寄存器采樣，才能完成輸入數據的同步化。需要說(shuō)明的是，用寄存器對異步時(shí)鐘域的數據進(jìn)行兩次采樣，其作用是有效防止亞穩態(tài)(數據狀態(tài)不穩定)的傳播，使后級電路處理的數據都是有效電平。但是這種做法并不能保證兩級寄存器采樣后的數據是正確的電平，這種方式處理一般都會(huì )產(chǎn)生一定數量的錯誤電平數據。所以?xún)H僅適用于對少量錯誤不敏感的功能單元。

　　為了避免異步時(shí)鐘域產(chǎn)生錯誤的采樣電平，一般使用RAM、FIFO緩存的方法完成異步時(shí)鐘域的數據轉換。最常用的緩存單元是DPRAM，在輸入端口使用上級時(shí)鐘寫(xiě)數據，在輸出端口使用本級時(shí)鐘讀數據，這樣就非常方便的完成了異步時(shí)鐘域之間的數據交換。

　　2. 設計數據接口同步是否需要添加約束？

　　建議最好添加適當的約束，特別是對于高速設計，一定要對周期、建立、保持時(shí)間等添加相應的約束。

　　這里附加約束的作用有兩點(diǎn)：

　　a. 提高設計的工作頻率，滿(mǎn)足接口數據同步要求。通過(guò)附加周期、建立時(shí)間、保持時(shí)間等約束可以控制邏輯的綜合、映射、布局和布線(xiàn)，以減小邏輯和布線(xiàn)延時(shí)，從而提高工作頻率，滿(mǎn)足接口數據同步要求。

　　b. 獲得正確的時(shí)序分析報告。幾乎所有的FPGA設計平臺都包含靜態(tài)時(shí)序分析工具，利用這類(lèi)工具可以獲得映射或布局布線(xiàn)后的時(shí)序分析報告，從而對設計的性能做出評估。靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序是否滿(mǎn)足設計要求的標準，因此要求設計者正確輸入約束，以便靜態(tài)時(shí)序分析工具輸出正確的時(shí)序分析報告。

　　Xilinx和數據接口相關(guān)的常用約束有Period、OFFSET_IN_BEFORE、OFFSET_IN_AFTER、OFFSET_OUT_BEFORE和OFFSET_OUT_AFTER等；Altera與數據接口相關(guān)的常用約束有Period、tsu、tH、tco等。