使用新型 Virtex FPGA 開(kāi)發(fā)小型軟件無(wú)線(xiàn)電平臺：SFF SDR

SFF SDR(小型軟件定義無(wú)線(xiàn)電)開(kāi)發(fā)平臺是一種模塊化的 RF/IF/基帶平臺(圖 1 和圖 2)。該平臺展示了 Xilinx 和德州儀器 (Texas Instruments, TI) 的最新芯片產(chǎn)品以及最新高級設計流程和軟件架構。 這個(gè)平臺還為手持設備開(kāi)發(fā)人員提供了特定的關(guān)鍵功能，如實(shí)時(shí)功耗配置和監測。

圖 1 – SFF SDR 開(kāi)發(fā)平臺的模塊平臺

此平臺是德州儀器、Xilinx 和 Lyrtech 以及眾多主要軟件工具供應商聯(lián)合開(kāi)發(fā)的成果。 此平臺具有一個(gè) Xilinx® Virtex-4 器件，該器件的先進(jìn)功能可為您開(kāi)發(fā)高效的功耗優(yōu)化設計助一臂之力。

本文將討論組合 DSP/FPGA 架構和設計的趨勢及其在 SFF SDR 開(kāi)發(fā)平臺中體現的方法。 本文還將介紹用混合設計流程(對于 FPGA 使用基于模型的開(kāi)發(fā)方法，對于片上系統的 DSP 使用 C/匯編語(yǔ)言)設計的簡(jiǎn)單的家用無(wú)線(xiàn)電服務(wù) (FRS) FM 調制方法和較復雜的 GSM 調制方法。

圖 2 – SFF SDR 開(kāi)發(fā)平臺的框圖與技術(shù)

SFF SDR 開(kāi)發(fā)平臺

SFF SDR 開(kāi)發(fā)平臺提供從天線(xiàn)到基帶處理的完整信號鏈。 可以用這套系統為軍事、公安和商業(yè)應用創(chuàng )建單協(xié)議或多協(xié)議無(wú)線(xiàn)電手持設備。 這套系統還可用作快速原型設計和測試平臺。 另外，該平臺為了與 The MathWorks 的 Simulink 基于模型的設計 (MBD) 工具一起使用而進(jìn)行了集成，所以可以選擇使用 C/HDL 或 MATLAB Simulink 快速測試概念驗證設計以及對架構進(jìn)行成本和功耗優(yōu)化。

與市場(chǎng)上其他 SDR 開(kāi)發(fā)產(chǎn)品不同，SDR 開(kāi)發(fā)平臺是軟硬件共同開(kāi)發(fā)環(huán)境，可為多協(xié)議 SDR 設備提供全套構件，包括 RF 前端模塊、模數及數模數據轉換模塊和數字處理模塊。 通過(guò)將基帶、IF 和 RF 分割成分立模塊而非采用單一混合架構，就可以用替換己方或第三方模塊的方法增強您的無(wú)線(xiàn)電開(kāi)發(fā)能力，并進(jìn)行成本和功耗優(yōu)化。 這一靈活性至關(guān)重要，因為它使您有能力針對日新月異的行業(yè)要求調整自己的產(chǎn)品。

基帶模塊具有一個(gè) Xilinx Virtex-4 SX35 FPGA 和一個(gè) TI TMS320DM6446 芯片。 TI 芯片包含一個(gè) TMS320CC64x+ DSP 內核和一個(gè) ARM9 通用處理器內核。 SDR 開(kāi)發(fā)平臺具有一個(gè)獨特的功耗測量 API。 此 API 可測量 FPGA、DSP 和 ARM 的加載并報告實(shí)時(shí)功耗數據。 這樣，您就可以提取特定數據速率下的突發(fā)和峰值功耗等重要信息，從而準確地估計電池壽命。 您還可以快速估計不同系統配置的功耗影響。 例如，您可以嘗試在 FPGA 和 DSP 之間進(jìn)行不同的系統功能分配，以獲得最佳的功耗/性能平衡。

FRS 和 GSM 應用示例

SFF SDR 開(kāi)發(fā)平臺包含一個(gè)基本應用示例： 簡(jiǎn)單的 FRS FM 波形。 圖 3 所示示例完全采用基于模型的方法設計，以便顯示該平臺的快速原型設計功能。 此應用還說(shuō)明了如何在 DSP 和 FPGA 之間分配應用功能，并且說(shuō)明了將不同處理部分從 FPGA “轉移”到 DSP(以及相反過(guò)程)的效果。

( a) (b)

圖 3 – 用“完全基于模型設計”的方法設計簡(jiǎn)單的 FRS 波形。 圖 3(a) 所示為 DSP 處理(Tx 端);圖 3(b) 所示為 FPGA 處理(Rx 和 Tx 端)。

圖 4 所示為使用 Simulink/Xilinx System Generator for DSP 中基于模型的方法實(shí)現的 GSM 物理層的 FPGA 部分。 此模型實(shí)際上是一個(gè)可執行的框圖，其中所有信號處理功能都可以通過(guò)結合 Simulink 信號源、信道仿真、輸出示波器和數據誤碼率分析進(jìn)行仿真和驗證。

這一方法的優(yōu)點(diǎn)是，一旦完成仿真，即可將模型綜合到 FPGA 比特流中去用實(shí)際信號執行。

我們先淺釋開(kāi)發(fā)過(guò)程，然后對非常具體的 DSP 相關(guān)實(shí)現和時(shí)序實(shí)現方面進(jìn)行較深入的探討。

該 GSM 項目當初的目標器件是 Virtex-II 系列，用一個(gè) Virtex-4 器件對同樣的 System Generator 模塊進(jìn)行了重新綜合和重新驗證。 可見(jiàn)采用基于模型的方法的最主要好處就是 便于器件重定向。

圖 4 – GSM 物理層的 FPGA 模型

這種重定向的實(shí)現方法尚可通過(guò)第一關(guān)，但是，使用 Virtex-4 FPGA 中 DSP48 處理單元的更高級功能是為了優(yōu)化設計，因為優(yōu)化設計越多功耗就越小。 圖 5 所示為模型的一個(gè)關(guān)鍵的高速部件——發(fā)送端 IF 混頻器，其運行速度是 I

F 采集速度 (104 MHz)。 優(yōu)化這一部分是降低功耗的關(guān)鍵。 這是通過(guò)“調整”DSP48 微碼(如圖形用戶(hù)界面子窗口中所示)實(shí)現的，該微碼被編程為執行一個(gè)乘加指令。 這樣，與 Virtex-II 器件相比，FPGA 資源就會(huì )低得多。 由于這一優(yōu)化，用電量(用此平臺的功耗測量功能驗證)也會(huì )低許多，Virtex-4 器件的整體功耗配置也會(huì )得到改善。

圖 5 還顯示了 System Generator 另一個(gè)令人非常感興趣的優(yōu)化功能——重定時(shí)功能。 這一強大功能使 System Generator 可以在整條流水線(xiàn)的適當位置插入鎖存器。 這一自動(dòng)重新定時(shí)功能確實(shí)起到了簡(jiǎn)化作用，特別是對直接數字合成 (DDS) 功能等高速部分。

Virtex-4 架構和工具的使用使 GSM 物理層的實(shí)現大受裨益。 就 FPGA 的資源和功耗而言，我們用 SFF 的功耗測量功能大大優(yōu)化了實(shí)現過(guò)程。 連續功耗監測等其他功能將使您能夠對運算過(guò)程中的用電量進(jìn)行表征，從而進(jìn)一步實(shí)現處理優(yōu)化。

圖 5 – 使用微碼自定義 DSP48 處理單元

結論

SFF SDR 開(kāi)發(fā)平臺為手持設備開(kāi)發(fā)人員提供了非常靈活的平臺。 此平臺以 TI 和 Xilinx 等芯片供應商提供的高級處理器以及 The MathWorks 等主要供應商提供的軟件工具為依托，為手持設備開(kāi)發(fā)人員提供了一個(gè)真正的“樂(lè )高模塊箱”，在不斷加速、競爭激烈而又極有前途的無(wú)線(xiàn)設備市場(chǎng)中構建出先進(jìn)的產(chǎn)品。