Vivado設計套件提升設計生產(chǎn)力的九大優(yōu)勢

您的開(kāi)發(fā)團隊是否需要在極短的時(shí)間內打造出既復雜又富有競爭力的新一代系統?賽靈思All Programmable器件可助您一臂之力，它相對傳統可編程邏輯和I/O，新增了軟件可編程ARM處理系統、可編程模擬混合信號(AMS)子系統和不斷豐富的高復雜度的IP，支持開(kāi)發(fā)團隊突破原有的種種設計限制。賽靈思有多種All Programmable器件可供用戶(hù)選擇，構成這些器件的各種硅片組合使用賽靈思獨特的高性能3D堆疊硅片互聯(lián)技術(shù)彼此互聯(lián)。這些領(lǐng)先一代的All Programmable器件為用戶(hù)提供的功能，遠超常規可編程邏輯所能及，為用戶(hù)開(kāi)啟了一個(gè)全面可編程系統集成的新時(shí)代。

All Programmable抽象化與自動(dòng)化有何意義?

其意義在于采用賽靈思All Programmable器件，用戶(hù)的開(kāi)發(fā)團隊可以用更少的部件實(shí)現更多系統功能，提升系統性能，降低系統功耗，減少材料清單(BOM)成本，同時(shí)滿(mǎn)足嚴格的產(chǎn)品上市時(shí)間要求。但如果不借助強大的硬件、軟件、系統設計工具和設計流程，則無(wú)法將這些優(yōu)勢交到您的設計團隊的手中，您也不可能實(shí)現這些優(yōu)勢。賽靈思把所需的這些硬件、軟件和系統設計開(kāi)發(fā)流程統稱(chēng)為“All Programmable抽象化(All Programmable Abstraction)”。

All Programmable抽象化與自動(dòng)化

在這種使用All Programmable抽象化進(jìn)行先進(jìn)的領(lǐng)先一代的硬件、軟件和系統開(kāi)發(fā)過(guò)程中，起著(zhù)核心作用的是賽靈思Vivado設計套件。Vivado設計套件是一種以IP和系統為中心的、領(lǐng)先一代的全新SoC增強型綜合開(kāi)發(fā)環(huán)境，可解決用戶(hù)在系統級集成和實(shí)現過(guò)程中常見(jiàn)的生產(chǎn)力瓶頸問(wèn)題。

就在同類(lèi)競爭解決方案還在試圖通過(guò)擴展過(guò)時(shí)且松散連接的分立工具來(lái)跟上片上集成的高速發(fā)展的時(shí)候，Vivado設計套件憑借業(yè)界最先進(jìn)的SoC增強型設計方法和算法，提供了獨特、高度集成的開(kāi)發(fā)環(huán)境，為設計者帶來(lái)了設計生產(chǎn)力的極大提升。Vivado設計套件將硬件、軟件和系統工程師的生產(chǎn)力提升到了一個(gè)全新的水平。

以下九大理由，將讓您了解到Vivado設計套件為何能夠提供領(lǐng)先一代的設計生產(chǎn)力、簡(jiǎn)便易用性，以及強大的系統級集成能力。

理由二：Vivado以可預測的結果提供穩健可靠的性能和低功耗

出于納米級IC設計的物理原因，互聯(lián)已經(jīng)成為28nm及更高工藝節點(diǎn)的可編程邏輯器件架構的性能瓶頸。Vivado設計套件采用先進(jìn)的布局布線(xiàn)算法，可突破該性能瓶頸，而且點(diǎn)擊鼠標即可得到高性能結果。

Vivado設計套件的分析型布局布線(xiàn)算法能夠同步優(yōu)化包括時(shí)序、互聯(lián)使用和走線(xiàn)長(cháng)度在內的多重變量，提供可預測的設計收斂。同時(shí)，Vivado的實(shí)現引擎可保證在邏輯利用率高的大型器件上得到的結果和在器件利用率較低的設計上得到的結果一樣優(yōu)異。此外，在系統設計規模隨著(zhù)系統功能的增加而逐步增大的情況下，Vivado既能保持高性能結果，還能提高各次運行結果間的一致性。

如圖2所示，與同類(lèi)競爭工具相比，Vivado設計套件可隨著(zhù)利用率的提升提供更出色的性能，同時(shí)還能處理更大規模的設計。

注：如圖2所示，同類(lèi)競爭工具的結果的平均變動(dòng)要比使用Vivado設計套件得到的結果大四倍。另外，值得注意的是同類(lèi)競爭解決方案在填滿(mǎn)器件時(shí)，可用性能下降了一半。與此形成鮮明對比的是，Vivado設計套件在受測的不同設計上得到的結果一致，性能保持穩定。最后還需要注意是同類(lèi)競爭解決方案不能處理Vivado設計套件能夠成功處理的大型系統。同類(lèi)競爭解決方案很快就不堪重負。

圖2：以復制次數為標準的性能對比

Vivado降低系統功耗

Vivado設計套件提供了業(yè)界一流的系統功耗分析與優(yōu)化工具。從架構或器件選擇階段開(kāi)始，設計人員就可以運用準確且易用性無(wú)與倫比的Xilinx Power Estimator(XPE，賽靈思功耗評估器)電子數據表來(lái)確定系統功耗。設計人員不僅能夠通過(guò)XPE的快速 評估(Quick Estimate)和IP向導輕松入門(mén)，而且還能夠簡(jiǎn)單并排比較多種實(shí)現方案，幫助設計團隊微調設置，以便地為各種場(chǎng)景精確建模。

當設計進(jìn)入編譯階段，Vivado設計套件繼續提供準確的功耗分析和估算。Vivado設計套件開(kāi)箱即用，能夠在不給系統設計的時(shí)序造成負面影響的情況下自動(dòng)降低設計的功耗。如果用戶(hù)還需要進(jìn)一步降低功耗，可以使用Vivado設計套件獨有功能，充分利用賽靈思7系列精細粒度時(shí)鐘門(mén)控技術(shù)，進(jìn)一步降低整個(gè)系統設計或部分設計的功耗。

這種Vivado設計套件實(shí)現的智能時(shí)鐘門(mén)控優(yōu)化技術(shù)能夠平均降低動(dòng)態(tài)功耗18%，如圖3所示。

Vivado設計套件提供了一系列無(wú)與倫比功能與特性，可幫助用戶(hù)輕松完成對設計的分析工作。用戶(hù)可以甄別出功耗最大的模塊，從而明確從哪些模塊切入，高效而明顯降低系統功耗。所有這些功能都內置在通用Vivado集成設計環(huán)境(IDE)中，所以設計團隊僅借助一款統一的工具套件，就可一次性最小化系統功耗。

系統功耗是設計大多數產(chǎn)品時(shí)應考慮的一個(gè)重要因素，Vivado設計套件提供的領(lǐng)先一代設計工具是對賽靈思All Programmable器件的有力補充和完善。

圖3：運用智能時(shí)鐘門(mén)控優(yōu)化實(shí)現的動(dòng)態(tài)功耗比率(按動(dòng)態(tài)功耗降幅分類(lèi))

加快系統集成

理由四：使用Vivado高層次綜合生成基于C語(yǔ)言的IP

如今的無(wú)線(xiàn)、醫療、軍用和消費類(lèi)應用均比以往更加尖端，使用的算法也比以往更加復雜。業(yè)界算法開(kāi)發(fā)的金標準就是采用C、C++和SystemC高級編程語(yǔ)言。過(guò)去設計流程中需要經(jīng)過(guò)一個(gè)緩慢且容易出錯的步驟來(lái)將用C、C++或SystemC語(yǔ)言編寫(xiě)的算法轉換為適合于綜合的Verilog或VHDL硬件描述。而現在Vivado設計套件系統版本中提供的Vivado高層次綜合功能可輕松地自動(dòng)完成這一步驟。

您以往可能聽(tīng)說(shuō)過(guò)C語(yǔ)言級硬件綜合。不管您聽(tīng)說(shuō)過(guò)什么，C語(yǔ)言級算法綜合已成為系統級設計的捷徑。當前有超過(guò)400名用戶(hù)正在成功利用Vivado高層次綜合(HLS)技術(shù)開(kāi)發(fā)符合C、C++和SystemC語(yǔ)言規范的賽靈思All Programmable器件用IP硬核。

Vivado HLS通過(guò)下列功能，讓系統和設計架構師走上IP硬核開(kāi)發(fā)的捷徑：

● 算法描述、數據類(lèi)型規格(整數、定點(diǎn)或浮點(diǎn))和接口(FIFO、AXI4、AXI4-Lite、AXI4-Stream)抽象化;

● 采用可提供最佳QoR(結果質(zhì)量)的基于指令的架構感知型編譯器;

● 使用C/C++測試平臺仿真、自動(dòng)化VHDL/Verilog仿真和測試臺生成功能加快模塊級驗證;

● 發(fā)揮整套Vivado設計套件的功能，將生成的IP硬核輕松嵌入基于RTL的設計流程中;發(fā)揮Vivado System Generator for DSP的功能，將生成的IP硬核輕松嵌入基于模型的設計;發(fā)揮Vivado IP集成器(Vivado IP Integrator)的功能，將生成的IP硬核輕松集成到基于模塊的設計。

這樣硬件設計人員就有更多時(shí)間投入到設計領(lǐng)域的探索中，即有更多時(shí)間評估備選架構，找出真正理想的設計解決方案，輕松應對各種嚴峻的系統設計挑戰。例如設計人員將行業(yè)標準的浮點(diǎn)math.h運算與Vivado HLS結合使用，就能夠在實(shí)現較手動(dòng)編碼的RTL更優(yōu)異的QoR的同時(shí)，讓線(xiàn)性代數算法的執行速度呈數量級提高(10倍)，如表1所示。

表1：Vivado HLS實(shí)現的QoR

通過(guò)集成到OpenCV環(huán)境中的預先編寫(xiě)、預先驗證的視覺(jué)與視頻功能，Vivado HLS還能加速基于賽靈思Zynq-7000 All Programmable SoC器件的系統的實(shí)時(shí)Smarter Vision算法的開(kāi)發(fā)工作。此類(lèi)系統使用運行在Zynq SoC的雙核ARM處理系統上的軟件和位于Zynq SoC高性能FPGA架構上的硬件來(lái)運行這些算法(如圖6所示)。

圖6：Vivado HLS加快基于OpenCV的開(kāi)發(fā)工作

圖字：

使用Vivado HLS Smarter Vision庫的各項功能，用戶(hù)借助硬件加速就能迅速實(shí)現復雜像素處理接口和基本視頻分析功能的實(shí)時(shí)運行。

(如欲立即開(kāi)始使用Vivado HLS，敬請下載《如何使用Vivado高層次綜合的FPGA設計》。這是一本以賽靈思對其主要客戶(hù)舉辦的培訓為依據的綜合性用戶(hù)指南。該指南可快速向軟件工程師教授如何將軟件算法從處理器上移植到賽靈思All Programmable FPGA和SoC的可編程邏輯上，加快他們的代碼運行速度。)