元件設計/新材料整合難度大增　半導體決戰關(guān)鍵7nm

　　7奈米制程節點(diǎn)將是半導體廠(chǎng)推進(jìn)摩爾定律(Moore’s Law)的下一重要關(guān)卡。半導體進(jìn)入7奈米節點(diǎn)后，前段與后段制程皆將面臨更嚴峻的挑戰，半導體廠(chǎng)已加緊研發(fā)新的元件設計架構，以及金屬導線(xiàn)等材料，期兼顧尺寸、功耗及運算效能表現。

　　臺 積電預告2017年第二季10奈米晶片將會(huì )量產(chǎn)，7奈米制程的量產(chǎn)時(shí)間點(diǎn)則將落在2018年上半。反觀(guān)英特爾(Intel)，其10奈米制程量產(chǎn)時(shí)間確定 將延后到2017下半年。但英特爾高層強調，7奈米制程才是決勝關(guān)鍵，因為7奈米的制程技術(shù)與材料將會(huì )有重大改變。

　　比較雙方未來(lái)的制程藍圖時(shí)間表，臺積電幾乎確認將于10奈米制程節點(diǎn)時(shí)超越英特爾。但英特爾財務(wù)長(cháng)Stacy Smith在2016年Morgan Stanley技術(shù)會(huì )議上強調，7奈米制程才是彼此決勝的關(guān)鍵點(diǎn)，并強調7奈米的制程技術(shù)與材料與過(guò)去相比，將會(huì )有重大突破。

　　過(guò)去，在90奈米制程開(kāi)發(fā)時(shí)，就有不少聲音傳出半導體制程發(fā)展將碰觸到物理極限，難以繼續發(fā)展下去，如今也已順利地走到10奈米，更甚至到7或是5奈米制程節點(diǎn)，以過(guò)去的我們而言的確是難以想像。

　　英特爾在技術(shù)會(huì )議上的這一番談話(huà)，引起我們對未來(lái)科技無(wú)限想像的空間，到底英特爾將會(huì )引進(jìn)什么樣的革新技術(shù)?以及未來(lái)在制程發(fā)展上可能會(huì )遭遇到什么樣的挑 戰?本文將會(huì )試著(zhù)從半導體制程的前段(元件部分)、后段(金屬導線(xiàn))以及市場(chǎng)規模等因素來(lái)探討先進(jìn)制程未來(lái)可能面臨的挑戰，以及對應的解決辦法。

　　閘極設計走向全包覆結構

　　半導體前段制程的挑戰，不外乎是不斷微縮閘極線(xiàn)寬，在固定的單位面積之下增加電晶體數目。不過(guò)，隨著(zhù)閘極線(xiàn)寬縮小，氧化層厚度跟著(zhù)縮減，導致絕緣效果降低， 使得漏電流成為令業(yè)界困擾不已的副作用。半導體制造業(yè)者在28奈米制程節點(diǎn)導入的高介電常數金屬閘極(High-k Metal Gate, HKMG)，即是利用高介電常數材料來(lái)增加電容值，以達到降低漏電流的目的。其關(guān)系函式如下：

　　根據這樣的理論，增加絕緣層的表面積亦是一種改善漏電流現象的方法。鰭式場(chǎng)效電晶體(Fin Field Effect Transistor, FinFET)即是藉由增加絕緣層的表面積來(lái)增加電容值，降低漏電流以達到降低功耗的目的，如圖1所示。

　　圖1　傳統平面式(左)與鰭式場(chǎng)效電晶體(右) 圖片來(lái)源：IDF, Intel Development Forum(2011)

　　圖 2為未來(lái)電晶體科技發(fā)展藍圖與挑戰。鰭式場(chǎng)效電晶體為三面控制，在5或是3奈米制程中，為了再增加絕緣層面積，全包覆式閘極(Gate All Around, GAA)將亦是發(fā)展的選項之一。但結構體越復雜，將會(huì )增加蝕刻、化學(xué)機械研磨與原子層沉積等制程的難度，缺陷檢測(Defect Inspection)亦會(huì )面臨到挑戰，能否符合量產(chǎn)的條件與利益將會(huì )是未來(lái)發(fā)展的目標。

　　圖2　未來(lái)電晶體科技發(fā)展藍圖與挑戰 圖片來(lái)源：Applied Materials(2013)

　　III-V族、矽鍺材料呼聲高　然物理挑戰艱鉅

　　改變通道材料亦是增加IC運算效能與降低功耗的選項之一，電晶體的工作原理為在閘極施予一固定電壓，使通道形成，電流即可通過(guò)。在數位電路中，藉由電流通過(guò)與否，便可代表邏輯的1或0。

　　過(guò) 去通道的材料主要為矽，然而矽的電子遷移率(Electron Mobility)已不符需求，為了進(jìn)一步提升運算速度，尋找新的通道材料已刻不容緩。一般認為，從10奈米以后，III-V族或是矽鍺(SiGe)等高 電子(電洞)遷移率的材料將開(kāi)始陸續登上先進(jìn)制程的舞臺。

　　圖2清楚指出10奈米與7奈米將會(huì )使用SiGe作為通道材料。鍺的電子遷移率為矽的2∼4倍，電洞遷移率(Hole Mobility)則為6倍，這是鍺受到青睞的主要原因，IBM(現已并入Global Foundries)在矽鍺制程上的著(zhù)墨與研究甚多。

　　III-V族的電子遷移率則更勝鍺一籌，約為矽的10∼30倍，但美中不足的是III-V族的電洞遷移率相當的低。從圖2可看出，n型通道將會(huì )選擇III-V族作為使用材料，并結合鍺作為p型通道，以提高運算速度。

　　但 要將SiGe或是III-V族應用在現行的CMOS制程仍有相當多的挑戰，例如非矽通道材料要如何在不同的熱膨脹系數、晶格常數與晶型等情況下，完美地在 大面積矽基板上均勻植入，即是一個(gè)不小的挑戰。此外，III-V族與鍺材料的能隙(Bandgap)較窄，于較高電場(chǎng)時(shí)容易有穿隧效應出現，在越小型元件 的閘極中，更容易有漏電流的產(chǎn)生，亦是另一個(gè)待解的課題。

　　后段制程面臨微影、材料雙重挑戰 后段制程面臨微影、材料雙重挑戰

　　0.13微米之前是使用鋁作為導線(xiàn)的材料，但IBM在此技術(shù)節點(diǎn)時(shí)，導入了劃時(shí)代的銅制程技術(shù)，金屬導線(xiàn)的電阻率因此大大地下降(表1)，訊號傳輸的速度與功耗將因此有長(cháng)足的進(jìn)步。

　　為 何不在一開(kāi)始就選擇銅作為導線(xiàn)的材料?原因是銅離子的擴散系數高，容易鉆入介電或是矽材料中，導致IC的電性飄移以及制程腔體遭到污染，難以控制。IBM 研發(fā)出雙鑲崁法(Dual Damascene)，先蝕刻出金屬導線(xiàn)所需之溝槽與洞(Trench & Via)，并沉積一層薄的阻擋層(Barrier)與襯墊層(Liner)，之后再將銅回填，防止銅離子擴散。與過(guò)去的直接對鋁金屬進(jìn)行蝕刻是完全相反的 流程。雙鑲崁法如圖3所示。

　　圖3　雙鑲崁法制程示意圖

　　隨著(zhù)線(xiàn)寬的微縮，對于黃光微影與蝕刻的挑戰當然不在話(huà)下，曝光顯影的線(xiàn)寬一致性(Uniformity)，光阻材料(Photo Resist, PR)的選擇，都將會(huì )影響到后續蝕刻的結果。蝕刻后導線(xiàn)的線(xiàn)邊緣粗糙度(Line Edge Roughness, LER)，與導線(xiàn)蝕刻的臨界尺寸(Critical Dimension, CD)與其整片晶圓一致性等最基本的要求，都是不小的挑戰。

　　后段制程另外一個(gè)主要的挑戰則是前文所提到銅離子擴散。目前阻擋層的主要材料是氮化鉭(TaN)，并在阻擋層之上再沉積襯墊層，作為銅與阻擋層之間的黏著(zhù)層(Adhesion Layer)，一般來(lái)說(shuō)是使用鉭(Ta)。

　　然而，鉭沉積的覆蓋均勻性不佳，容易造成導線(xiàn)溝槽的堵塞，20奈米節點(diǎn)以前因導線(xiàn)的深寬比(Aspect Ratio, AR)較低而尚可接受，但隨著(zhù)制程的演進(jìn)，導線(xiàn)線(xiàn)寬縮小導致深寬比越來(lái)越高，鉭沉積的不均勻所造成的縮口將會(huì )被嚴重突顯出來(lái)，后端導致銅電鍍出現困難，容 易產(chǎn)生孔洞(Void)現象，在可靠度測試(Reliability Test)時(shí)容易失敗。另外，鉭的不均勻性容易造成溝槽填充材料大部份是鉭而不是銅，由于鉭金屬導線(xiàn)的阻值將會(huì )大幅上升，抵銷(xiāo)原先銅導線(xiàn)所帶來(lái)的好處，其 示意如圖4所示。

　　圖4　金屬導線(xiàn)制程發(fā)展藍圖

　　前文提到襯墊層必需具有低電阻率、良好的覆蓋均勻性、是銅的良好黏著(zhù)層等重要特性，鉭在20奈米節點(diǎn)以下已無(wú)法符合制程的需求，找出新的材料已經(jīng)刻不容緩。

　　鈷(Cobalt, Co)與釕(Ruthenium, Ru)是目前最被看好的候選材料。鈷是相當不錯的襯墊層，具有比鉭更低的電阻率，對銅而言是亦是不錯的黏著(zhù)層，且在電鍍銅時(shí)具有連續性，不容易造成孔洞現 象出現。但鈷襯墊層也有其不理想之處，主要是因為銅的腐蝕電位高于鈷，因此在銅、鈷的接觸面上，容易造成鈷的腐蝕，此現象稱(chēng)為電流腐蝕(Galvanic Corrosion)，亦稱(chēng)為伽凡尼腐蝕。

　　解決電流腐蝕的問(wèn)題必須從化學(xué)機械研磨(Chemical Mechanical Polish, CMP)的與后清洗(Post CMP Clean)著(zhù)手，使用特殊的化學(xué)原料改變銅與鈷之間的腐蝕電位，以降低或消除腐蝕現象。目前預估鈷襯墊層將可延伸到10奈米制程節點(diǎn)。

　　接著(zhù)在7奈米，阻擋層與襯墊層的候選材料將有可能是釕，銅可以直接在釕上電鍍，并有效阻擋銅離子對介電層的擴散，如圖5所示。

　　圖5　釕阻擋層材料示意圖 圖片來(lái)源：IITC(2012)

　　不 過(guò)，釕跟鈷在與銅接觸時(shí)，一樣都會(huì )有電流腐蝕問(wèn)題，只是釕的情況與鈷恰巧相反，釕的腐蝕電位高于銅，因此銅金屬將會(huì )被腐蝕。另外，釕的硬度相當高，且化學(xué) 性質(zhì)穩定，不容易與其它化學(xué)成份反應，只有使用類(lèi)似像過(guò)碘酸鉀(KIO4)這種強氧化劑(過(guò)去是使用雙氧水作為氧化劑)才可使其氧化，以提高研磨率(大約 100∼150A/min)。釕的物理與化學(xué)特性，為化學(xué)機械研磨制程帶來(lái)不小的挑戰，目前業(yè)界還在尋找適當的解決辦法。

　　需求規?？植蛔恪∠冗M(jìn)制程面臨經(jīng)濟因素考驗

　　臺積電是全球晶圓代工的龍頭，它的動(dòng)向對于半導體產(chǎn)業(yè)發(fā)展都具有重大的影響力，每一季財務(wù)發(fā)表會(huì )的聲明皆為半導體產(chǎn)業(yè)發(fā)展的風(fēng)向球，故分析其營(yíng)收趨勢，可約略窺探與預測未來(lái)全球IC產(chǎn)業(yè)的發(fā)展，圖6為臺積電各制程節點(diǎn)的每季營(yíng)收趨勢圖。

　　圖6　臺積電各制程節點(diǎn)營(yíng)收趨勢圖 圖片來(lái)源：TSMC

　　由 圖6可看出，目前主要營(yíng)收貢獻來(lái)自28奈米。過(guò)去40奈米營(yíng)收用了13季超越65奈米，28奈米因搭上了行動(dòng)裝置的熱潮，只用了6季便超越40奈米。先進(jìn) 制程如20/16奈米制程從推出至今已達7季，雖維持高檔，但仍未超越28奈米。從營(yíng)收的另一個(gè)角度觀(guān)察，價(jià)格乘上銷(xiāo)售數量等于營(yíng)收，20/16奈米制程 的代工價(jià)格必定高于28奈米制程，但營(yíng)收卻未高過(guò)于28奈米，可依此推論終端客戶(hù)對20/16奈米制程的需求與投片量相較于28奈米制程應該是低上不少。 且在2016第一季時(shí)，20/16奈米制程的營(yíng)收較上季下滑，28奈米制程卻較上季上升，再加上臺積電在法說(shuō)會(huì )上提到28奈米制程的產(chǎn)能利用率未來(lái)幾個(gè)季 度依舊維持高檔，這些跡象顯示出終端客戶(hù)對先進(jìn)制程需求的態(tài)度保守。

　　過(guò)去智慧型手機與平板電腦帶動(dòng)半導體先進(jìn)制程的發(fā)展與高成長(cháng)，但現在行動(dòng)通訊裝置的熱潮已明顯消退，IC產(chǎn)業(yè)鏈相關(guān)廠(chǎng)商亦希望找出下一個(gè)殺手級應用，繼續帶動(dòng)半導體產(chǎn)業(yè)發(fā)展。

　　目 前業(yè)界一致認為，物聯(lián)網(wǎng)(Internet of Things, IoT)為最佳候選人之一。物聯(lián)網(wǎng)主要架構是將會(huì )使用大量微控制器(Micro Controller Unit, MCU)與微機電感測器(MEMS Sensor)，以及微型Wi-Fi晶片作為數十億計的“物”的控制與連結元件，這些“物”的訊號將會(huì )傳送到背后數以千萬(wàn)計，具有高運算能力的伺服器進(jìn)行 大數據(Big Data)分析，以提供使用者及時(shí)且有用的資訊。

　　由此可知，與“物”相關(guān)的晶片數量應該會(huì )相當驚人，但其所需的半導 體制程技術(shù)應是成熟型甚至是28奈米制程即可應付;而最需要先進(jìn)制程技術(shù)的伺服器中央處理器晶片，相較于“物”的數量應會(huì )低上不少，對相關(guān)IC制造廠(chǎng)商的 貢獻營(yíng)收是否仍可繼續支撐制程開(kāi)發(fā)與設備的投資，仍是未知數。市場(chǎng)給予IC制造廠(chǎng)商的壓力與挑戰，并不亞于前文所提到的制程挑戰。

　　技術(shù)挑戰時(shí)時(shí)存在　產(chǎn)業(yè)生態(tài)轉變才是真考驗

　　隨著(zhù)制程技術(shù)的演進(jìn)，遇到的挑戰與困難只會(huì )多不會(huì )少，并且制程節點(diǎn)已進(jìn)入到10奈米以下，快要接觸到物理極限，所以除了線(xiàn)寬微縮外，改變元件結構或是使用新的材料等選項，已是一條不可不走的路。

　　像前段制程的元件部份，除了線(xiàn)寬微縮的挑戰之外，其他如功耗的將低或是運算能力的增進(jìn)，亦是等待解決的課題之一。FinFET將過(guò)去的平面式結構轉為立體式結構，增加對閘極的控制能力，未來(lái)更有可能轉為全包覆式的閘極以降低漏電流。

　　另外，改變通道材料，由過(guò)去的矽改為SiGe或是III-V族等通道材料，為的都是增加電子或是電洞的遷移率。但晶圓制造業(yè)者要如何把異質(zhì)材料整合至矽基板上，又兼顧可靠度，將是避無(wú)可避的挑戰。

　　后 段金屬導線(xiàn)在材料上的選擇亦遇到阻擋層與襯墊層沉積的挑戰，間接導致電鍍銅的困難度增加，過(guò)去是使用氮化鉭/鉭作為阻擋層與襯墊層，但隨著(zhù)金屬導線(xiàn)臨介尺 寸的縮小，鉭/氮化鉭已漸漸地不符合制程的要求。鈷已在20奈米制程部份取代了鉭，作為襯墊層的主要材料，未來(lái)釕更會(huì )在7奈米制程繼續接棒。但因鈷、釕與 銅電化學(xué)與材料的特性，增加了化學(xué)機械研磨與后清洗的挑戰。

　　回顧過(guò)去的歷史，技術(shù)上的難關(guān)總有辦法克服，但接下來(lái)半導體產(chǎn)業(yè)還要面臨經(jīng)濟上的考驗。未來(lái)的制程節點(diǎn)發(fā)展難度將會(huì )越來(lái)越高，相對的，制程開(kāi)發(fā)與設備的投資金額也將會(huì )越來(lái)越龐大，最終必定將會(huì )反應到晶圓的銷(xiāo)售價(jià)格上。

　　上一波行動(dòng)裝置如智慧型手機與平板裝置的熱賣(mài)，帶起了28奈米制程營(yíng)收的高峰，但未來(lái)先進(jìn)制程可能不會(huì )有類(lèi)似的機遇。在行動(dòng)通訊裝置的退燒，以及物聯(lián)網(wǎng)應用 的普及帶動(dòng)下，成熟型制程如微機電與28奈米將仍可持續發(fā)光發(fā)熱，但高成本的先進(jìn)制程未來(lái)在市場(chǎng)的接受度上，仍有不少的質(zhì)疑聲浪與挑戰，未來(lái)的發(fā)展有待持 續觀(guān)察。