高速信號采集與數據形成系統硬件設計

1 引言

　　雷達回波信號工作在很寬的頻帶上，在對回波信號進(jìn)行采樣時(shí)，根據奈奎斯特采樣定理，采樣頻率必須大于等于被采樣信號最高頻率的兩倍，才能使采樣后的信號不失真。這就使得采樣電路丁作在很高的頻率上，對電路的精度和靠高性提出了很高的要求。本文介紹了的一種高頻高可靠的信號采集和數據形成系統，采樣電路的最高頻率可以達到。

　　由于FPGA芯片具有體積小，功耗低，開(kāi)發(fā)周期短，配置靈活等優(yōu)點(diǎn)，本系統以FPGA芯片為核心構筑信號采集和數據形成電路。

　　2 設計方案

　　信號采集與數據形成模塊中，采用兩片ADC08D1500同時(shí)完成對HH及HV兩個(gè)雷達回波通道的正交基帶視頻信號的采樣。使用V5系列FPGA-Vertex5實(shí)現對ADC輸出數據的接收，并對接收數據緩存，由FPGA完成數據接口和數據格式化的工作，系統框圖如圖1所示。

　　圖1數據采集器的整體設計框圖

　　兩片ADC08D1500對雷達回波的兩個(gè)正交通道的基帶視頻信號進(jìn)行采樣后，采樣數據采用LVDS電平標準輸出，每片ADC輸出位寬為32bit數字信號，采用并行輸出，并由同一片Vertex5 FPGA接收。

　　FPGA還要實(shí)現接口轉換和控制功能，其設置的外部輔助數據接口，接收來(lái)自主控的外部輔助數據，外部輔助數據包含了主控計算機對信號采集與數據形成模塊的控制命令。FPGA還設置了兩路32bit位寬的數據記錄接口，將來(lái)自?xún)善珹DC的采樣數據與輔助數據一起打包成幀后，通過(guò)兩路數據記錄接口或RockeIO接口輸出給數據記錄器。

　　兩個(gè)正交通道的ADC對通道間的工作時(shí)序同步有著(zhù)很高的要求，本方案設計中采用高速時(shí)鐘驅動(dòng)器NB7L14M對采樣時(shí)鐘進(jìn)行驅動(dòng)，確保到達兩路ADC的采樣時(shí)鐘信號的相位一致性。本設計具有自檢功能，可以通過(guò)遙測信號將自檢結果傳給主控。此系統以最高頻率1.5G進(jìn)行設計。

　　3 AD外圍電路設計

　　信號采集與數據形成模塊的模數轉換芯片采用ADC08D1500完成，該芯片是National Semiconductor公司推出的一款雙路低功耗CMOS模擬／數字轉換器，取樣頻率為1．7GSPS．分辨率為8Bit，可選擇SDR或者DDR輸出時(shí)鐘，采用雙邊采樣（DES）模式，能以3GSPS的速度利用一條模擬輸入通道進(jìn)行采樣，本系統利用兩條輸入通道以1．5GSPS的速度進(jìn)行采樣。

　?。?）模擬輸入

　　每片ADC08D1500有兩路模擬輸入，分別為VINI和VINQ，輸入模擬數據必須為差分輸入，前端提供的數據源為單端的，采用差分輸入需要采用變壓器將單端信號轉化為差分信號。本設計中的單端模擬輸入信號采用射頻變壓器TP-101，將單端信號轉換為差分信號后接入ADC的模擬信號輸人端。

　?。?）時(shí)鐘輸入

　　ADCOSDl500芯片有一個(gè)LVDS的差分時(shí)鐘輸入端CLK+和CLK-。為交流耦合差分輸入。輸入的時(shí)鐘信號通過(guò)一個(gè)4．7nF的電容耦合到ADC的時(shí)鐘輸入端。根據設計要求，兩片ADC的采樣時(shí)鐘需受?chē)栏裢?，以達到其幅相一致性的要求。驅動(dòng)器設計中采用了一片on semiconductor公司的1：4高速時(shí)鐘分配芯片NB7L14M完成。該芯片的輸入信號電平為L(cháng)VPECL、CML、LVDS、LVTTL和LVCMOS，輸出信號為標準的CML電平，交流耦合到ADC的時(shí)鐘輸入端。CML電平的輸出結構如下圖所示。CML接口典型的輸出電路是一個(gè)差分對形式，差分對的發(fā)射極到地的恒流源典型值為16mA。假定CML的輸出負載為一個(gè)50上拉電阻，則單端CML輸出信號的擺幅為Vcc口Vcc-0．4V。在這種情況下，差分輸出信號擺幅為800mv。CML到LVDS的交流耦合電路圖如下圖。

　　圖2 CML輸出機構

　　圖3 CML到LVDS在交流耦合電路圖