使用Eye Doctor II工具分析解決測試著(zhù)色難題

在信號完整性測試中，由于探測點(diǎn)受限引入的傳輸線(xiàn)延遲，及芯片的寄生參數，會(huì )導致測試波形在邊沿上有臺階或回溝。這種因測試引入的這種差異叫做測試著(zhù)色，測試著(zhù)色引入的信號質(zhì)量問(wèn)題一般不用解決，但如何分辨測試著(zhù)色是一個(gè)難題。

LeCroy公司高級信號完整性分析軟件包Eye Doctor II提供的VP@RCVR（接收端虛擬探測）功能可以非常方便地利用大家所熟悉的端接模型對這種測試難題進(jìn)行分析，能夠簡(jiǎn)單快速的分辨測試著(zhù)色問(wèn)題，提高硬件調試效率。

測試著(zhù)色案例

如下波形可以看到該時(shí)鐘信號邊沿出現回溝，這種現象隨著(zhù)信號速率變高而越來(lái)越普遍，如何分析這種現象？我們可以通過(guò)仿真驅動(dòng)芯片模型和電路拓撲，檢查PCB中參考平面的完整性、信號走線(xiàn)的間距來(lái)排除設計問(wèn)題。如何進(jìn)一步驗證分析是否是測試著(zhù)色引入的？是否真正滿(mǎn)足芯片的指標要求？

下面以該問(wèn)題作為案例介紹分析過(guò)程。

反射的基本原理分析

單端的時(shí)鐘信號以及邊緣敏感信號，常用源端串阻來(lái)吸收反射。這種拓撲設計理想狀況下，源端反射系數為0，負載端的反射系數為1。

驅動(dòng)信號的快慢t_rise對V_pkg和V_die的影響：

根據傳輸線(xiàn)的反射原理，當信號上升時(shí)間大于兩倍傳輸線(xiàn)延遲時(shí)，則在信號躍遷完成之前，信號探測點(diǎn)處會(huì )先完成發(fā)射疊加。因此當上升時(shí)間小于兩倍的傳輸線(xiàn)時(shí)延（TD）時(shí)，上升時(shí)間將對波形產(chǎn)生嚴重的影響。

C_die的大小對V_pkg和V_die的影響：

而在實(shí)際系統中，幾乎沒(méi)有負載為純電阻的情況，比如：CMOS門(mén)電路的輸入大多是呈容性的，而封裝的焊接線(xiàn)和框架則是感性的。當傳輸線(xiàn)端接為容性負載時(shí)，驅動(dòng)器和負載處的波形將與典型的傳輸線(xiàn)相應波形完全不同。本質(zhì)上，電容是一種與時(shí)間有關(guān)的負載，當信號剛到達電容時(shí)，電容可看作短路負載，對應的反射系數為-1；電容充滿(mǎn)電后，可看作開(kāi)路負載，對應的反射系數為1。

L_pkg的大小對V_pkg和V_die的影響：

當傳輸線(xiàn)上的電氣通路中出現串聯(lián)電感時(shí)，該電感同樣是與時(shí)間有關(guān)的負載。當電路中剛加上一個(gè)階躍電壓時(shí)，電感幾乎沒(méi)有電流流過(guò)，這會(huì )反射系數為1。電感的大小決定反射系數1能保持多長(cháng)時(shí)間，如果電感足夠大，信號幅度將會(huì )倍增。此后電感釋放能量，其放電速度取決于LR電路的時(shí)間常數t=L/Z0(Z0為傳輸線(xiàn)阻抗)。

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