基于FPGA的A/D轉換采樣控制模塊的設計
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采用QuartusⅡ軟件平臺下的VHDL語(yǔ)言編程實(shí)現。
library ieee;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_1164.all;
entity ad_hgq is
port( d :in std_logic_vector(7 downto 0);---AD輸入；
clk,eoc :in std_logic; ---eoc:轉換結束狀態(tài)信號； oe : buffer std_logic;
addr :out std_logic_vector(2 downto 0); ---oe:輸出允許,addr:選通地址；
ale,start:out std_logic; ---ale:允許地址鎖存；
q :buffer std_logic_vector(7 downto 0)); ---轉換數據輸出顯示；
end ad_hgq;
architecture behaviour of ad_hgq is
type state is (st0,st1,st2,st3,st4,st5,st6,st7); ---以枚舉類(lèi)型定義各狀態(tài)子類(lèi)型；
signal current_state,next_state :state:=st0; signal regl :std_logic_vector(7 downto 0);
signal addrx :std_logic_vector(2 downto 0):=000;
signal lock :std_logic; ---轉換后數據輸出鎖存時(shí)鐘信號；
signal hex :std_logic_vector(7 downto 0);
begin
process(clk)
begin
if(clk'event and clk='1') then current_state=next_state;
end if; ---在時(shí)鐘上升沿,轉換至下一狀態(tài)；
end process ; ---由信號current_state將當前狀態(tài)帶出進(jìn)程,進(jìn)入下一進(jìn)程；
process(lock)
begin
if lock='1'and lock'event then regl=d;
end if; --在lock上升沿,將轉換好的數據鎖存入8位鎖存器中；
end process;
process(clk)
begin
if clk'event and clk='1' then
if current_state=st0 then addrx=addrx+1; ---進(jìn)入下一地址通道；
end if;
end if;
addr=addrx;
end process;
q=regl; ---數據輸出；
process(clk)
begin
if( clk'event and clk ='1') then if oe='1' then hex=q; ---將數據送給hex；
end if;
end if;
end process;
end behaviour;
圖2顯示的是A/D采樣控制并將所采的數據轉換為BCD碼的仿真結果。圖中Value為所采的電壓結果值。
3 結束語(yǔ)
采用EP1C6T144C8芯片實(shí)現對A/D轉換器的采樣控制，充分利用了FPGA的高速度和高可靠性,從而解決了傳統中用單片機控制時(shí)速度慢的問(wèn)題。FPGA具有靈活的編程方式，簡(jiǎn)單方便的編程環(huán)境，易學(xué)易用，大大提高工作效率，縮短研制周期。本設計可用于高速應用領(lǐng)域和實(shí)時(shí)監控方面。
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