一種基于FPGA并行流水線(xiàn)的FIR濾波器設計方案

1 Fir濾波器原理
有限沖激響應(FIR)數字濾波器和無(wú)限沖激響應(IIR)數字濾波器廣泛應用于數字信號處理系統中。IIR數字濾波器方便簡(jiǎn)單，但它相位的非線(xiàn)性，要求采用全通網(wǎng)絡(luò )進(jìn)行相位校正，且穩定性難以保障。FIR濾波器具有很好的線(xiàn)性相位特性，使得它越來(lái)越受到廣泛的重視。FIR數字濾波器是一個(gè)線(xiàn)性時(shí)不變系統(LTI)，N階因果有限沖激響應濾波器可以用傳輸函數H(z)來(lái)描述，

在時(shí)域中，上述有限沖激響應濾波器的輸入輸出關(guān)系如下：

其中，x[n]和y[n]分別是輸入和輸出序列。
N階有限沖激響應濾波器要用N+1個(gè)系數描述，通常要用N+1個(gè)乘法器和N個(gè)兩輸入加法器來(lái)實(shí)現。乘法器的系數正好是傳遞函數的系數，因此這種結構稱(chēng)為直接型結構，可通過(guò)式(1．2)來(lái)實(shí)現
當沖擊響應滿(mǎn)足下列條件時(shí)，FIR濾波器具有對稱(chēng)結構，為線(xiàn)性相位濾波器：

這種對稱(chēng)性，可使得乘法器數量減半：對n價(jià)濾波器，當n為偶數時(shí)，乘法器的個(gè)數為n／2個(gè)；當n為奇數時(shí)，乘法器的個(gè)數為(n+1)／2個(gè)。在電路實(shí)現中，乘法器占用的邏輯單元數較多。乘法器的增加，意味著(zhù)電路成本增加，另外對電路的工作速度也有影響。
N階線(xiàn)性相位的因果FIR系統的單位沖激響應濾波器可用對稱(chēng)沖激響應

來(lái)描述。
具有對稱(chēng)沖激響應的FIR傳輸函數的沖激響應可寫(xiě)成如下形式：

當N為偶數時(shí)

則FIR線(xiàn)性相位系統的結構可轉化成如圖1(a)和圖1(b)所示。

2 濾波器設計方案、
隨著(zhù)數字技術(shù)日益廣泛的應用，以現場(chǎng)可編程門(mén)陣列(FPGA)為代表的ASIC器件得到了迅速普及和發(fā)展，器件集成度和速度都在高速增長(cháng)。FPGA既具有門(mén)陣列的高邏輯密度和高可靠性，又具有可編碼邏輯器件的用戶(hù)可編程特性，可以減少系統設計和維護的風(fēng)險，降低產(chǎn)品成本，縮短設計周期。
分布式算法是―種以實(shí)現乘加運算為目的的運算方法。它與傳統算法實(shí)現乘加運算的不同在于執行部分積運算的先后順序不同。簡(jiǎn)單地說(shuō)，分布式算法在完成乘加功能時(shí)是通過(guò)將各輸入數據每一對應位產(chǎn)生的部分積預先進(jìn)相加形成相應部分積，然后在對各部門(mén)積進(jìn)行累加形成最終結果，而傳統算法是等到所有乘積產(chǎn)生之后再進(jìn)行相加來(lái)完成乘加運算的。與傳統算法相比，分布式算法可極大地減少硬件電路規模，很容易實(shí)現流水線(xiàn)處理，提高電路的執行速度。