一種基于FPGA并行流水線(xiàn)的FIR濾波器設計方案

3 模塊設計
設計的FIR濾波器由10個(gè)小VHD文件和一個(gè)總體BDF文件組成，VHD文件可以分為以下三種模塊：寄存器、加法器、乘法器。
3．1 寄存器設計
寄存器用于寄存一組二值代碼，對寄存器的觸發(fā)器只要求它們具有置1、置0的功能即可，因而本設計中用D觸發(fā)器組成寄存器，實(shí)現寄存功能。
在CP正跳沿前接受輸入信號，正跳沿時(shí)觸發(fā)翻轉，正跳沿后輸入即被封鎖。
寄存器的波形仿真

3．2 加法器
在將兩個(gè)多位二進(jìn)制數相加時(shí)，除了最低位以外，每一位都應該考慮來(lái)自低位的進(jìn)位，即將兩個(gè)對應位的加數和來(lái)自低位的進(jìn)位3個(gè)數相加。這種運算稱(chēng)為全加，所用的電路稱(chēng)為全加器。
實(shí)現兩個(gè)二進(jìn)制數字的相加運算。當到達時(shí)鐘上升沿時(shí)，將兩數輸入，運算，輸出結果。
加法器的波形仿真

3．3 乘法器
從資源和速度考慮，常系數乘法運算可用移位相加來(lái)實(shí)現。將常系數分解成幾個(gè)2的冪的和形式。下例為乘4c電路設計。實(shí)現輸入帶符號數據與固定數據兩個(gè)二進(jìn)制數的乘法運算。當到達時(shí)鐘上升沿時(shí)，將兩數輸入，運算，輸出結果。
乘法器的波形仿真

4 FIR濾波器整體電路
FIR濾波器的整體電路基本與其原理圖類(lèi)似。整體電路如下圖所示：

5 FIR濾波器整體電路仿真結果
當輸入為信號為[99，0，0，0，99，0，0，0，99，O，0，0，99?！璢濾波器的實(shí)際仿真波形見(jiàn)下圖：

因為該濾波器為九階，信號通過(guò)各級觸發(fā)器，加發(fā)器乘法器的總延遲為13個(gè)時(shí)鐘周期，故在仿真中前13個(gè)時(shí)鐘周期沒(méi)有信號輸出。通過(guò)matl ab對濾波器進(jìn)行仿真得出的理論輸出序列為：[33，28，34，50，33，28，34，50，33，28，34，50，33，28，34，50……．]與實(shí)際仿真波形比較，波形基本一致，但是因為該濾波器只有九階，所以與理論值有一定誤差。