級聯(lián)信號處理器的FPGA實(shí)現

為了方便仿真和結果觀(guān)察，選用固定值輸入，圖4(a)和圖4(b)分別是系統級聯(lián)型工作模式及系數切換仿真和系統單片工作模式仿真結果。

從圖4(a)和圖4(b)可以看出，系數寄存器和內部控制寄存器可以正確讀寫(xiě)，當輸入系數切換指令后，系數正常交換，整個(gè)系統工作正常。

4 性能分析
系統的輸入數據和系數都是16位的二進(jìn)制補碼，所以中間結果的[0～30]字段對應著(zhù)-1～+1。而系統的中間結果是以滿(mǎn)精度運算的，所以系統輸出的誤差產(chǎn)生于數據選擇單元，四組字段會(huì )產(chǎn)生不同的誤差。
對[7～30]字段，按四舍五入原則產(chǎn)生的最大舍入誤差為：

系統的仿真結果和性能分析都表明，系統可正常工作，且最高工作時(shí)鐘可達到50 MHz。

5 結語(yǔ)
討論了級聯(lián)型信號處理器的FPGA高效實(shí)現，通過(guò)系統論證、仿真和硬件調試證明，設計方法正確有效，系統功能實(shí)現正常且穩定，為FIR濾波、快速傅里葉變換、自適應濾波等應用提供了一條可行之路，其性能可以隨著(zhù)可編程邏輯器件的發(fā)展而不斷提高。