一種基于FPGA的誤碼性能測試方案

在數字通信系統的性能測試中，通常使用誤碼分析儀對其誤碼性能進(jìn)行測量。它雖然具有簡(jiǎn)單易用、測試內容豐富、誤碼測試結果直觀(guān)、準確等優(yōu)點(diǎn)，但是，價(jià)格昂貴、不易與某些系統接口適配，通常需要另加外部輔助長(cháng)線(xiàn)驅動(dòng)電路；此外，誤碼分析儀對于突發(fā)通信系統的誤碼性能測試存在先天不足。例如，在對TDMA系統上行鏈路誤碼性能測試時(shí)，只有通過(guò)外加接口，對連續數據進(jìn)行數據壓擴，才能為被測設備模擬出突發(fā)形式的數據，從而完成測試。這給測試工作帶來(lái)極大的不便。

另一方面，現今的通信系統大量采用FPGA作為系統的核心控制器件。將物理層上的各協(xié)議層的功能集中在FPGA內部實(shí)現，不僅提高了通信系統的集成，同時(shí)也減少了硬件和軟件設計的復雜度。

基于上述兩方面的考慮，筆者在FPGA內部實(shí)現了一個(gè)簡(jiǎn)易的多功能誤碼分析儀。該誤碼儀主要有三方面優(yōu)點(diǎn)：一是可以根據用戶(hù)需要，以連續或突發(fā)的方式產(chǎn)生若干種不同的隨機序列或固定序列，并據此測試數字通信系統的誤碼性能；二是測試結果可以誤碼率或者誤碼數兩種形式，通過(guò)外圍器件直觀(guān)地顯示出來(lái)；三是作為被測系統的一個(gè)嵌入式模塊，便于功能擴展及系統調試。

1 偽隨機序列（m序列）

許多數字通信理論的結論都基于這樣一個(gè)假設：原始的信源信號為0、1等概并相互獨立的隨機數字序列。同樣，實(shí)際數字通信系統的設計，也是基于相同假設。因此，為使測試結果盡可能真實(shí)地反映系統的性能，采用偽隨機序列（m序列）作為測試中傳輸的信號。

M序列是一種線(xiàn)反饋移位寄存器序列，其原理方框圖如圖1所示。每級移位寄存器的輸出被反饋系數Ci加權（Ci可以取1或0），經(jīng)模2和運算再反饋到第一級。令第一級的輸入為ak，就有：

根據反饋系數的取值不同，電路可以產(chǎn)生出各種具有不同特性的數字序列。對于一定的移位寄存器級數r，存在一些特殊的Ci取值，使得輸出序列的周期達到最長(cháng)，即為2r-1。這樣的序列被稱(chēng)為最長(cháng)線(xiàn)性反饋移位寄存器序列，即m序列。

2 誤碼儀測試原理

該誤碼儀由發(fā)端模塊和收端模塊兩部分組成。發(fā)端模塊產(chǎn)生連續或者突發(fā)的比特流，作為通信系統的信源數據；收端模塊接收通信系統輸出的比特流，并將其與本地產(chǎn)生的、與發(fā)端形式相同的比特流進(jìn)行比較，從而完成誤碼測試。從邏輯上看，誤碼儀的工作過(guò)程大致可以分成以下幾個(gè)步驟：

（1）發(fā)端模塊產(chǎn)生原始數據，并使其通過(guò)被測通信系統構成的信道；

（2）收端模塊產(chǎn)生與發(fā)端相同碼型、相同相位的數據流；

（3）將收到的數據流與收端產(chǎn)生的本地數據流逐比特地比較，并進(jìn)行誤碼統計；

（4）根據誤碼統計結果，計算出相應的誤碼率，并輸出誤碼指示。

誤碼儀收端模塊所面臨的最主要問(wèn)題是如何準確地實(shí)現本地產(chǎn)生的m序列與收到的數據流同步，即比特對齊，這是整個(gè)誤碼儀正常工作的前提。為了適應各種不同類(lèi)型的通信系統，根據m序列的性質(zhì)，采用隨動(dòng)同步的方法解決這個(gè)問(wèn)題。