一種基于FPGA的誤碼性能測試方案

通過(guò)上述討論知道，周期為2r-1的m序列發(fā)生器由r級移位寄存器組成。同時(shí)，由r個(gè)比特所能組成的所有序列（除全零序列外）都會(huì )在m序列的一個(gè)周期內遍歷，且相應的前后位置固定。因此，如果兩個(gè)具有相同邏輯結構的m序列發(fā)生器在某一時(shí)刻所有寄存器狀態(tài)完全相同，則由這兩個(gè)m序列發(fā)生器所產(chǎn)生的數字數據流保持同步。隨動(dòng)同步就是根據m序列的這個(gè)性質(zhì)實(shí)現的。

3 誤碼儀邏輯結構

發(fā)端模塊

本誤碼儀的發(fā)端模塊實(shí)質(zhì)上是一個(gè)多功能的序列發(fā)生器。用戶(hù)可以通過(guò)相應的控制信號，指定其m序列發(fā)生器的線(xiàn)性反饋邏輯。由它產(chǎn)生的數字數據流將作為仿真數據送出到需要進(jìn)行誤碼性能測試的數字通信系統中。

收端模塊

收端模塊在邏輯上可以分成兩個(gè)功能子模塊：一是m序列發(fā)生子模塊，二是誤碼統計子模塊。前者的邏輯功能與發(fā)端模塊相類(lèi)似，其作用是產(chǎn)生一個(gè)與發(fā)端形式相同并且比特對齊的本地m序列；后者的作用是將收到的數據與本地m序列相比較，同時(shí)統計誤碼指標，從而完成對數字通信系統的誤碼性能測試。

在測試過(guò)程中，接收到的數字序列被不斷地逐次移入接收數據緩沖器中。在接收序列中，任意截取包含r個(gè)連續比特的片斷（其中r為發(fā)端m序列發(fā)生器的階數），將其置入本地m序列發(fā)生器的移位寄存器中，作為其初始狀態(tài)，并假定此時(shí)收發(fā)雙方已同步在這個(gè)狀態(tài)。此后，本地m序列發(fā)生器與接收數據緩沖器同步移位輸出。這樣，只要對兩個(gè)序列逐位比較，就可以進(jìn)行誤碼統計了。需要特別注意：如果截取的數據片斷中包含誤碼，則據此得出的收發(fā)雙方已同步的結論是錯誤的。這樣的數據片斷將導致整個(gè)誤碼統計過(guò)程失去意義，不妨稱(chēng)這種情況為同步。為了消除假同步的影響，需要一種保護機制，用以確保收發(fā)雙方的正常同步。

根據上述思想，筆者設計的收端模塊的狀態(tài)機由4個(gè)狀態(tài)組成，分別為搜索態(tài)（SEARCH）、預同步態(tài)（PRESYN）、同步態(tài)（SYN）和等待態(tài)（WAIT）。各個(gè)狀態(tài)所完成的功能如下：

搜索態(tài)（SEARCH）：在該狀態(tài)下，當接收數據緩沖器中出現非全零狀態(tài)時(shí)，其中的序列被置入收端m序列發(fā)生器的移位寄存器中，同時(shí)進(jìn)入預同步狀態(tài)。

預同步態(tài)（PRESYN）：在該狀態(tài)下，本地m序列發(fā)生器輸出本地比特流，并使其與收到的數據流進(jìn)行逐位比較，同時(shí)進(jìn)行初步的誤碼統計。如果統計結果指示誤碼高于某一事先選定的閾值，則說(shuō)明電路進(jìn)入了假同步，于是需要返回搜索態(tài)重新同步。反之，則可以較大的概率認為收發(fā)雙方已經(jīng)同步。反之，則可以較大的概率認為收發(fā)雙方已經(jīng)同步，電路進(jìn)入同步態(tài)。

同步態(tài)（SYN）：在該狀態(tài)下，電路將進(jìn)行正式的誤碼統計，并且在指定的測試周期結束時(shí)進(jìn)入等待狀態(tài)，同時(shí)輸出誤碼測試結果。

等待態(tài)（WAIT）：誤碼測試尚未啟動(dòng)以及測試結束時(shí)所處的狀態(tài)。在該狀態(tài)下誤碼儀等待再一次誤碼測試的啟動(dòng)信號。