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基于FPGA的AES算法芯片設計實(shí)現

作者: 時(shí)間:2009-08-21 來(lái)源:網(wǎng)絡(luò ) 收藏

引言

本文引用地址:http://dyxdggzs.com/article/191956.htm

密碼模塊作為安全保密系統的重要組成部分,其核心任務(wù)就是加密數據。分組密碼以其高效率、低開(kāi)銷(xiāo)、實(shí)現簡(jiǎn)單等特點(diǎn)目前被廣泛應用于密碼模塊的研制中。密碼模塊一般被設計成外接在主機串口或并口的一個(gè)硬件設備或是一塊插卡,具有速度快,低時(shí)延的特點(diǎn)。而從整體發(fā)展趨勢來(lái)看,嵌入式密碼模塊由于靈活,適用于多種用戶(hù)終端、通信設備和武器平臺,將會(huì )得到更加廣泛的應用?;?a class="contentlabel" href="http://dyxdggzs.com/news/listbylabel/label/FPGA">FPGA實(shí)現的嵌入式密碼模塊與以往的主流硬件實(shí)現方式(如DSP芯片、單片機)相比,具有低成本、高速度、微功耗、微小封裝以及保密性強等優(yōu)點(diǎn),與ASIC相比具有設計靈活、成本低、周期短等優(yōu)點(diǎn)。另一個(gè)明顯的優(yōu)點(diǎn)在于:在對時(shí)間代價(jià)和空間代價(jià)的取舍上,基于實(shí)現的加密技術(shù)提供了多種實(shí)現方案,分別對時(shí)間代價(jià)和空間代價(jià)有不同的偏重,有利于在各種應用環(huán)境中進(jìn)行優(yōu)化。硬件實(shí)現無(wú)論是ASIC方案還是方案,數據處理速度的提高都離不開(kāi)優(yōu)化技術(shù),包括輪函數和設計結構的優(yōu)化。的快速實(shí)現方案包括:優(yōu)化 S盒的結構(如使用復合域、查表等方法),列混合與密鑰加的結合,以及采用流水線(xiàn)技術(shù)等。表1為幾種典型的算法實(shí)現性能對比情況。

AES算法結構

AES是一個(gè)迭代型的分組密碼,包含了輪變換對狀態(tài)的重復作用。用State表示待加密狀態(tài),CipherKey表示初始加密密鑰,ExpandedKey表示擴展密鑰,其加密過(guò)程描述如下:

Round(State,ExpandedKey) --輪變換
{
SubByte(State); --字節代替

表1幾種典型的AES算法實(shí)現性能對比

ShiftRow(State); --行移位
MixColumn(State); --列混合
AddRoundKey(State,ExpandedKey[i]); --密鑰加
}
AES(State,CipherKey)--主函數
{
KeyExpansion(CipherKey,ExpandedKey); --密鑰擴展
AddRoundKey(State,ExpandedKey[0]); --模加輪密鑰
For(i=1;i FinalRound(State,ExpandedKey[Nr]); --末輪運算
}

在A(yíng)ES的單輪運算中包含了SubByte(字節代替)、ShiftRow(行移位)、MixColumn(列混合)、AddRoundKey(密鑰加)四個(gè)步驟。圖1所示為單輪運算的加/脫密結構。


圖1 單輪運算的加/脫密結構

AES算法芯片IP核的完整結構包括:接口模塊,密鑰擴展模塊,控制模塊,加/脫密模塊。各模塊之間的統一調度、協(xié)調配合是芯片性能的保證。然而制約芯片吞吐率的瓶頸是加/脫密模塊的實(shí)現。本文在第三部分著(zhù)重分析了加/脫密模塊實(shí)現方案。


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