用FPGA技術(shù)實(shí)現模擬雷達信號

前言

FPGA（現場(chǎng)可編程門(mén)陣列）是由掩膜可編程門(mén)陣列和PLD（可編程邏輯器件）演變而來(lái)的，并將二者的特性結合在一起，使FPGA既有掩膜可編程門(mén)陣列的高邏輯密度和通用性，又有PLD的可編程特性。FPAG技術(shù)的發(fā)展使得單個(gè)芯片上集成的邏輯門(mén)數越來(lái)越多，能實(shí)現的功能越來(lái)越復雜。它以編程方便、集成度高、速度快等特點(diǎn)受到電子設計人員的青睞。人們可以通過(guò)硬件編程的方法設計和開(kāi)發(fā)ASIC（專(zhuān)用集成電路）芯片，極大地提高芯片的研制效率、降低開(kāi)發(fā)費用。

通過(guò)應用FPGA技術(shù)，較好地為“某型雷達告警設備”的配套檢測儀器實(shí)現了模擬雷達信號發(fā)生器ASIC芯片的設計，該芯片能夠提供“某型雷達告警設備”測試過(guò)程中所需的多種典型的重頻脈沖及制導信號等，其中包括SA-6重頻信號、SA-2重頻脈沖及制導信號、SA-3重頻脈沖及制導信號、雷達脈沖視頻等。所設計的ASIC芯片的性能較為理想。

模擬雷達信號發(fā)生器的結構

模擬雷達信號發(fā)生器的結構如圖1所示?？梢钥吹?，模擬雷達信號發(fā)生器由連續波雷達模擬信號CW開(kāi)關(guān)、制導信號SA-2開(kāi)關(guān)、制導信號SA-3開(kāi)關(guān)、時(shí)鐘脈沖產(chǎn)生器、輸出1、輸出2和產(chǎn)生模擬雷達信號的控制芯片組成。上述開(kāi)關(guān)都是高電平有效，開(kāi)關(guān)的消抖動(dòng)電路放在控制芯片部分考慮。時(shí)鐘脈沖產(chǎn)生器由外部的晶體振蕩器產(chǎn)生一個(gè)頻率穩定的1MHz時(shí)鐘脈沖，用來(lái)滿(mǎn)足信號脈沖寬度的要求?！癈W開(kāi)關(guān)”有效時(shí)，“輸出2”輸出連續波雷達達模擬信號；“SA-2開(kāi)關(guān)” 有效時(shí)，“輸出2”輸出SA-2的重頻脈沖，“頻脈沖，“輸出1”輸出SA-2的指令信號組；“SA-3開(kāi)關(guān)”有效時(shí)，“輸出2”輸出SA-3的重頻脈沖，“輸出1”輸出SA-3的指令信號。

ASIC芯片的設計

1芯片主要性能指標

（1）產(chǎn)生連續波雷達模擬信號：重頻3012Hz，脈寬1μs±0.1μs；

（2）產(chǎn)生制導信號SA-2重頻脈沖：重頻2463Hz，脈寬0.5μs±0.1μs；SA-2指令信號組：重頻2463Hz，每秒132個(gè)單指令，44個(gè)指令組，指令脈寬1μs±0.1μs；

（3）產(chǎn)生制導信號SA-3重頻脈沖：重頻3497Hz，脈寬0.5μs±0.1μs；SA-3指令信號同SA-3重頻脈沖等。