一種基于FPGA的PXA270外設時(shí)序轉換接口設計
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(2)PXA270對外設指定寄存器單次讀操作PXA270先向FPGA的命令寄存器寫(xiě)入對該外設指定寄存器的單次讀指令，此時(shí)，FPGA給出對外設的讀時(shí)序，并驅動(dòng)RAM的地址總線(xiàn)、寫(xiě)時(shí)鐘等信號，將外設數據總線(xiàn)上的數據傳送到RAM中。再延時(shí)1μs，PXA270從RAM中讀出數據。
(3)PXA270對外設批數據寫(xiě)操作與單次寫(xiě)操作不同的是，PXA270需先將所要寫(xiě)入的數據存儲到RAM的連續空間，然后向FPGA的命令寄存器寫(xiě)入批數據寫(xiě)操作指令，FP-GA根據接收到的命令將RAM中的數據分次送至外設數據總線(xiàn)，且需保證向COM20020的寫(xiě)時(shí)序與之同步。
(4)PXA270對外設批數據讀操作 由FPGA給出對外設的連續多次讀時(shí)序將外設中的數據送人RAM，完成存儲工作。PXA270等待批數據讀完成中斷發(fā)生后對RAM進(jìn)行連續讀。本文引用地址：http://dyxdggzs.com/article/191920.htm
3 功能模塊設計
3．1 時(shí)序發(fā)生模塊設計
COM20020有80xx-like和68xx-like兩種總線(xiàn)訪(fǎng)問(wèn)方式。這里中實(shí)現68xx-like訪(fǎng)問(wèn)方式，圖2為其讀寫(xiě)訪(fǎng)問(wèn)時(shí)序。
讀寫(xiě)時(shí)序的共同要求為：片選信號CS必須先于DS至少5 ns，并且只允許在DS無(wú)效之后CS才能恢復為高電平；讀寫(xiě)方向信號DIR應在DS有效前至少10 ns建立；DS高電平寬度不小于20 ns。兩者的不同要求：寫(xiě)時(shí)序的地址總線(xiàn)先于操作脈沖DS至少15 ns建立，DS低電平不小于20 ns，數據總線(xiàn)有效數據必須在DS變高之前至少30 ns建立，保持至DS變高后至少10 ns；而讀時(shí)序的地址總線(xiàn)先于片選信號至少15 ns建立，DS低電平不小于60 ns，DS變低到數據總線(xiàn)數據有效的間隔最大為40 ns，DS變高到數據總線(xiàn)高阻抗的間隔最大為20 ns，這是COM20020作為數據輸出方給訪(fǎng)問(wèn)設備提供的特性。針對以上讀寫(xiě)時(shí)序的要求，具體設計如下：DIR在一次操作中只有高或低電平一種可能，通過(guò)命令寄存器在操作前事先給出，而后給出使能信號，DS在CS有效之后變低，而在CS無(wú)效之前變高，以便數據可靠鎖存。
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