幀同步系統的FPGA設計與實(shí)現

1 引言
數字通信時(shí)，一般以一定數目的碼元組成一個(gè)個(gè)“字”或“句”，即組成一個(gè)個(gè)“幀”進(jìn)行傳輸，因此幀同步信號的頻率很容易由位同步信號經(jīng)分頻得出，但每個(gè)幀的開(kāi)頭和末尾時(shí)刻卻無(wú)法由分頻器的輸出決定。為此，幀同步的任務(wù)就是要給出這個(gè)“開(kāi)頭”和“末尾”的時(shí)刻。通常提取幀同步信號有兩種方法：一類(lèi)是在信息流中插入一些特殊的碼組作為每幀的頭尾標記。另一類(lèi)則不需要加入碼組，而是利用數據碼組本身之間彼此不同的特性實(shí)現同步。這里采取第一種方法――連貫式插人法實(shí)現幀同步。所謂連貫式插入法就是在每幀開(kāi)頭插入幀同步碼。所用的幀同步碼為巴克碼，巴克碼是一種具有特殊規律的非周期序列，其局部自相關(guān)函數具有尖銳的單峰特性，這些特性正是連貫式插入幀同步碼組的主要要求之一。因此，這里提出幀同步系統的FPGA 設計與實(shí)現。

2 幀同步系統的工作原理
實(shí)現幀同步的關(guān)鍵是把同步碼從一幀幀數據流中提取出來(lái)。本設計的一幀信碼由39位碼元組成。其中的巴克碼為1110010七位碼，數據碼由32位碼元組成。只有當接收端收到一幀信號時(shí)，才會(huì )輸出同步信號。幀同步系統的設計框圖如圖1所示。

幀同步系統工作狀態(tài)分捕捉態(tài)和維持態(tài)。同步未建立時(shí)系統處于捕捉狀態(tài)，狀態(tài)觸發(fā)器Q端為低電平，一旦識別器輸出脈沖，由于Q端為高電平，經(jīng)或門(mén)使與門(mén)1輸出”1”，同時(shí)經(jīng)或門(mén)使與門(mén)3輸出也為”1”，對分頻計數器模塊清零。與門(mén)1一路輸出至觸發(fā)器的S端，Q端變?yōu)楦唠娖?，與門(mén)4打開(kāi)，幀同步輸出脈沖。系統由捕捉態(tài)轉為維持態(tài)，幀同步建立。
當幀同步建立后，系統處于維持態(tài)。假如此時(shí)分頻器輸出幀同步脈沖，而識別器卻沒(méi)有輸出，這可能是系統真的失去同步，也可能是偶然干擾引起的，因此在電路中加入一個(gè)保護電路。該保護電路也是一個(gè)分頻計數器，只有在連續若干次接收不到幀同步信號時(shí)，系統才會(huì )認為同步狀態(tài)丟失，由于丟失同步的概率很小，因此這里系統設置分頻計數器值為5，也就是說(shuō)連續5幀接收不到幀同步信號，系統才認為丟失同步狀態(tài)。當然分頻值可設置其他值，但該值越大，同步維持態(tài)下漏識別概率也越大。與門(mén)1的一路輸出置5分頻器的使能端，使之開(kāi)始計數，當計數滿(mǎn)時(shí)會(huì )輸出一個(gè)脈沖使狀態(tài)觸發(fā)器置零，從而無(wú)幀同步信號輸出，同步電路又進(jìn)入捕捉態(tài)。