基于FPGA的高速時(shí)鐘數據恢復電路的實(shí)現

0 引言
時(shí)鐘數據恢復電路是高速收發(fā)器的核心模塊，而高速收發(fā)器是通信系統中的關(guān)鍵部分。隨著(zhù)光纖在通信中的應用，信道可以承載的通信速率已經(jīng)可以達到GHz，從而使得接收端的接收速率成為限制通信速率的主要瓶頸。因此高速時(shí)鐘數據恢復電路的研究是目前通信領(lǐng)域的研究熱點(diǎn)。目前時(shí)鐘數據恢復電路主要是模擬IC和數字IC，其頻率已經(jīng)可以達到幾十GHz。而由于FPGA器件的可編程性、低成本、短的設計周期以及越來(lái)越大的容量和速度，在數字領(lǐng)域的應用逐漸有替代數字IC的趨勢，已經(jīng)廣泛作為數字系統的控制核心。但利用中低端FPGA還沒(méi)有可以達到100MHz以上的時(shí)鐘數據恢復電路。由于上面的原因，許多利用FPGA實(shí)現的高速通信系統中必須使用額外的專(zhuān)用時(shí)鐘數據恢復IC，這樣不僅增加了成本，而且裸露在外的高速PCB布線(xiàn)使還會(huì )帶來(lái)串擾、信號完整性等非常嚴重的問(wèn)題。如果可以在中低端FPGA上實(shí)現高速時(shí)鐘數據恢復電路，則可降低成本且提高整個(gè)電路系統的性能。
目前利用FPGA實(shí)現時(shí)鐘恢復電路的方法，基本都是首先利用FPGA內部的鎖相環(huán)產(chǎn)生N*f的高頻時(shí)鐘，然后再根據輸入信號控制對高速時(shí)鐘的分頻，從而產(chǎn)生與輸入信號同步的時(shí)鐘信號[1~3]，其中N決定了恢復時(shí)鐘信號的相位精度，通常N等于8。因此如果輸入信號的頻率為100MHz，則系統的工作頻率就必須達到800MHz，對于中低端FPGA，如此高的工作頻率顯然無(wú)法承受。雖然高端FPGA可以達到GHz的工作頻率，但其高昂的價(jià)格不適合用于普通用戶(hù)。而其它基于中低端FPGA實(shí)現高速時(shí)鐘恢復電路的方法，要么需要外部VCO模塊[4]，要么只能恢復數據而無(wú)法得到同步的時(shí)鐘信號[5]。針對這種情況，本文提出了一種利用Altera FPGA中的鎖相環(huán)及Logiclock等技術(shù)，實(shí)現高速時(shí)鐘恢復電路的方法。電路是在A(yíng)ltera的EP2C5T144C6芯片上實(shí)現的，用于數字光端機的接收端從100路2．048MHz壓縮視頻碼流合成的串行碼流中正確提取100路視頻碼流，其工作頻率為204．8MHz，通過(guò)硬件驗證電路可以正確工作。

1 時(shí)鐘恢復電路原理及環(huán)路結構
時(shí)鐘恢復電路的目的是從輸入的數據流中，提取出與其同步的時(shí)鐘信號。時(shí)鐘信號不可能憑空產(chǎn)生，因此該電路本身必須有一個(gè)時(shí)鐘信號產(chǎn)生機制，除此之外還必須有一個(gè)判斷控制機制一能夠判斷并且調整該時(shí)鐘信號與輸入數據之間的相位關(guān)系，使其同步。
傳統的基于FPGA的時(shí)鐘恢復電路的結構如圖1所示。如前所述，這種結構的電路用中低端FPGA，工作頻率不可能達到100MHz以上。本文采用的方法是利用鎖相環(huán)產(chǎn)生不同相位的時(shí)鐘信號，然后再根據控制信號控制輸出時(shí)鐘在這些時(shí)鐘之間進(jìn)行切換，從而使時(shí)鐘與輸入數據同步。具體結構如圖2所示。下面詳細介紹各個(gè)模塊的工作原理及電路實(shí)現。

2 模塊電路設計
電路由三個(gè)模塊構成，鑒相器模塊和計數器模塊通過(guò)判斷時(shí)鐘信號和輸入信號的相位關(guān)系，產(chǎn)生相位調整的控制信號，時(shí)鐘調整模塊根據送來(lái)的控制信號對輸出時(shí)鐘進(jìn)行相位調整。