基于FPGA的高速時(shí)鐘數據恢復電路的實(shí)現
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2．4 數據恢復
由于時(shí)鐘數據恢復電路的目的就是得到能夠正確采樣輸入數據的時(shí)鐘信號。為了保證恢復出的時(shí)鐘和輸入數據的相位關(guān)系在整個(gè)芯片內都能夠成立，在系統應用中輸入信號也走全局時(shí)鐘網(wǎng)絡(luò )。經(jīng)過(guò)這樣處理后，只要在需要恢復數據的地方加一個(gè)D觸發(fā)器即可得到正確的數據信號。本文引用地址：http://dyxdggzs.com/article/191906.htm
3 環(huán)路仿真結果及討論
采用EP2C5T144C6器件的環(huán)路的仿真結果如圖6所示，其中工作頻率為204．8MHz。由于整個(gè)電路用的是經(jīng)過(guò)全局時(shí)鐘控制模塊后的時(shí)鐘和輸入數據，所以在圖6中給出的是這兩個(gè)信號時(shí)序關(guān)系：ORDA~clkctrl和R_clk~clkctrl。由圖(a)及局部放大圖(b)可以看出，電路穩定時(shí)鐘信號在輸入數據的中間位置左右擺動(dòng)，可以正確采樣輸入數據。
本文提出的電路結構不需要高頻時(shí)鐘信號，因此只要相位調整過(guò)程中時(shí)鐘信號的脈沖寬度大于器件要求的最小值，且滿(mǎn)足整個(gè)電路滿(mǎn)足建立保持時(shí)間就可以正常工作。因此最小的時(shí)鐘周期T=max(3*Tmin，Tper)，其中Tmin是所用器件時(shí)鐘信號脈沖寬度的最小值，Tper是滿(mǎn)足建立保持時(shí)間的最小時(shí)鐘周期。例如EP2C35F672C6芯片工作時(shí)鐘高電平脈沖最小值為1ns，采用該芯片電路的工作頻率可以達到300MHz，這個(gè)工作頻率已經(jīng)通過(guò)了Altera DE2板的硬件驗證。如果采用更快的器件如Cyclone III EP3C10T144C7，時(shí)鐘脈沖寬度最小值0．625ns，經(jīng)過(guò)仿真驗證其工作頻率可以達到400MHz。在時(shí)鐘調整模塊后加一個(gè)簡(jiǎn)單的二分頻電路，就可以實(shí)現12個(gè)時(shí)鐘相位的調整精度，根據不同器件的性能很容易進(jìn)行擴展，達到所需要的設計要求。
4 結論
本文利用時(shí)鐘切換的方法，在低端AlteraEP2C5T144C6上實(shí)現了204．8MHZ的時(shí)鐘數據恢復電路，并通過(guò)了硬件驗證。通過(guò)理論分析給出了決定該電路工作頻率的主要因素，同時(shí)對該電路稍加改動(dòng)就可以實(shí)現更高精度的時(shí)鐘數據恢復電路，具有很好的擴展性，為利用中低端FPGA實(shí)現高速通信系統提供了一種可參考的解決方案。
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