基于FPGA的作戰系統時(shí)統設計

O 引言
作戰系統時(shí)間的統一同步(時(shí)統)的重要性越來(lái)越得到重視，只有保證整個(gè)系統處在同一時(shí)間的基準上，才能實(shí)現真正意義上的以網(wǎng)絡(luò )為中心的信息戰、以精確制導武器系統對抗和以協(xié)同作戰方式為主的現代化戰爭。另外由于不同的作戰系統對時(shí)統有著(zhù)不同要求，因此對時(shí)統接收處理模塊(簡(jiǎn)稱(chēng)時(shí)統模塊)有著(zhù)較高要求。利用FPGA的強大功能及靈活性設計的時(shí)統模塊能夠很好地實(shí)現以上要求。
FPGA為大規?？删幊踢壿嬈骷?，具有編程方便、集成度高、速度快等特點(diǎn)，可反復編程、擦除、使用，在不改變硬件設計的情況下，可實(shí)現不同的功能需求。在FPGA中可完成各種時(shí)統功能設計。

1 原理
目前時(shí)統模塊主要應用于Compact PCI(CPCI)系統，因此該時(shí)統模塊為CPCI總線(xiàn)模塊。其主要由總線(xiàn)橋接電路、FPGA、外圍接口電路部分組成，如圖1所示。接口電路采用MAXl490實(shí)現對時(shí)統輸入信號(授時(shí)信號)的接收及轉換。將差分信號轉換成TTL電平信號提供給FPGA處理，另外將FPGA輸出的TTL電平信號轉換成差分信號作為時(shí)統信號提供給其它設備。

橋接電路采用PCI9052，實(shí)現CPCI總線(xiàn)到局部總線(xiàn)的過(guò)渡，并將中斷信號通過(guò)CPCI總線(xiàn)的中斷信號線(xiàn)送給CPU主板。CPU主板收到時(shí)統模塊的中斷請求后，做出響應，系統軟件根據中斷響應輸出時(shí)間信息。
FPGA選用Altera公司MAX70O0S系列中的EPM7256SRl208―10，這是工業(yè)界中速度最快的高集成度可編程邏輯器件，具有5000個(gè)可用門(mén)和1256個(gè)宏單元，可滿(mǎn)足設計需要。設計中，FPGA實(shí)現了對TTL電平時(shí)統信號的各種處理，主要包括中斷控制、信號輸出、守時(shí)、時(shí)間精度等功能。見(jiàn)圖2所示。

下面具體介紹FPGA內部各主要功能的設計。

2 中斷控制
中斷控制部分主要包括脈沖識別、中斷源判斷等。為保證時(shí)統信號的準確識別，避免丟幀、誤判，需要對信號整形，適當展寬。在FPGA中利用反相器對信號整形，利用信號上升沿觸發(fā)D觸發(fā)器輸出高電平去提起中斷，在CPU主板響應中斷后，通過(guò)控制D觸發(fā)器清零端將輸出的高電平拉低。以此避免非正常情況的出現。
本模塊設計了4路時(shí)統接收電路，可同時(shí)采集4路外部授時(shí)信號，在同時(shí)工作的情況下，系統可得到4種不同的時(shí)間信息。因此，設計時(shí)需要能夠準確地識別4路不同的中斷源。CPCI系統只能分配給每個(gè)CPCI設備1個(gè)中斷號，使得各路中斷源都要通過(guò)這1個(gè)中斷號向CPU主板提起中斷。設計過(guò)程中可以利用FPGA內部寄存器來(lái)識別各路中斷源。見(jiàn)圖3所示。

4路信號用寄存器74373的低4位識別，在系統響應中斷后，隨即讀取寄存器，根據寄存器位的值，判斷是由哪路信號源提起的中斷。屏蔽信號用于系統關(guān)斷任一路中斷信號源，根據需要，可用軟件屏蔽l路或多路信號源，未被屏蔽的信號進(jìn)入中斷產(chǎn)生器，輸出中斷信號，發(fā)起中斷申請。

3 守時(shí)設計
守時(shí)是指外部授時(shí)信號中斷或受阻時(shí)，模塊可以自行產(chǎn)生頻率相同且脈沖沿一致的信號維持系統時(shí)間信息。在外部授時(shí)信號正常時(shí)，由其發(fā)起中斷獲得系統時(shí)間信息，無(wú)外部授時(shí)信號時(shí)，需由模塊自行產(chǎn)生的信號自動(dòng)接替外部授時(shí)信號的工作，同時(shí)用來(lái)維持時(shí)統信號輸出，保證全系統的時(shí)間不中斷。在FPGA中這部分功能由Verilog語(yǔ)言編寫(xiě)實(shí)現。