基于FPGA的作戰系統時(shí)統設計

4 時(shí)間精度
外部授時(shí)信號大多為1秒周期的秒脈沖信號，這時(shí)系統獲得的時(shí)間只能精確到秒。在需要獲得精確度更高的時(shí)間信息時(shí)，可利用FPGA中的計數器等來(lái)實(shí)現設計。見(jiàn)下面所示：

其中clk(時(shí)鐘)、clk_20μs(20μs周期時(shí)鐘)、rst(復位)、int(外部信號)、cs(鎖存當前計數值)為輸入信號。count_out為輸出的16位二進(jìn)制計數值(eount out[15．．0])。本功能能夠給出20μs精度的計數，在秒脈沖到來(lái)時(shí)(上升沿)產(chǎn)生中斷，同時(shí)啟動(dòng)計數器，為20μs一次的計數，最大計數值為50000。計數值存入寄存器，可隨時(shí)讀取當前計數值，得出計數值后可換算成ms等其它值。其仿真結果如圖5所示。

5 結束語(yǔ)
利用FPGA完成了作戰系統對時(shí)統模塊功能要求的設計，經(jīng)在工程項目中使用驗證，其功能完全滿(mǎn)足要求。設計中使用的FPGA(EPM7256SRl208一lO)是一種高性能的CMOS EEPROM器件，通過(guò)4個(gè)引腳的JTAG接口能夠進(jìn)行在線(xiàn)編程，在開(kāi)發(fā)過(guò)程中實(shí)現了快速有效的重復編程。借助其可重復編程使用的靈活性，通過(guò)改寫(xiě)FPGA內部邏輯來(lái)實(shí)現不同的功能需求，避免了硬件的重復設計，縮短了設計周期，適應了發(fā)展的需要。