基于FPGA的無(wú)線(xiàn)同播頻率校準裝置的設計

電壓控制模塊的狀態(tài)機如圖6所示，其工作方式是：

(1)idle狀態(tài)時(shí)，ready輸出賦為1，sclk賦為1，sync賦為1，max_24bits賦為24。
(2)當load=1時(shí)，狀態(tài)轉至idle，sync賦為0，data reg通過(guò)level和step引腳的值產(chǎn)生相應的控制幀。
(3)當load=0時(shí)，狀態(tài)轉至sclk_up，sclk賦為1，din賦為data_reg[max_24bits-1]。
(4)狀態(tài)轉至sclk down，sclk賦為0，max_24bits自減1。當max_24bits=0時(shí)，狀態(tài)轉至idle；否則狀態(tài)轉至sclk_up。
狀態(tài)sclk_up和sclk_down的循環(huán)是用于產(chǎn)生控制DAC8552的時(shí)鐘和數據，din通過(guò)max_24bits這個(gè)寄存器實(shí)現對data_reg從高到低逐位輸出。

3 實(shí)驗結果
3．1 軟件仿真
利用Libero 8．0開(kāi)發(fā)環(huán)境集成的Modelsim軟件對電壓控制模塊設計進(jìn)行仿真。模擬寫(xiě)入DAC8552的A、B通道數據為1010 1111 OO10 1011，十進(jìn)制為44843，折算為電壓值是2．258V。仿真時(shí)序圖如圖7所示，滿(mǎn)足DAC8552接口的時(shí)序要求。

3．2 板上調試
將程序燒入FPGA運行，并通過(guò)頻率計實(shí)際測量，測量結果如圖8所示。由于頻率計的精度只達到1Hz，測量的數據會(huì )有所偏差?？紤]到校準后的頻偏已經(jīng)接近+0．05ppm(+0．64Hz)，證明系統功能已經(jīng)實(shí)現。但系統的效率不夠高，需時(shí)過(guò)長(cháng)，算法有待改善。

4 結束語(yǔ)
本設計通過(guò)FPGA、高精度DAC、壓控恒溫晶振和GPS信號接收模塊，成功實(shí)現了同播系統發(fā)射設備的頻率校準。除了同播系統，本設計還可應用于衛星信號同步、跳頻通信的相關(guān)領(lǐng)域，發(fā)展空間十分廣闊。