FPGA芯片在高速數據采集緩存系統中的應用
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3．2大容量FIFO數據緩存模塊
由于采集的雷達信號數據量很大，所以，本系統通過(guò)Quartus中軟件自帶的宏功能MegaWizardPlag_in Manager來(lái)產(chǎn)生一個(gè)64bitx32768-words的大容量FIFO，從而有效地利用了這片FPGA的存儲資源。其產(chǎn)生的FIFO模塊如圖6所示。本文引用地址：http://dyxdggzs.com/article/191754.htm
圖6中，64位數據由ADC的高速數據采樣提供，ADC的I、Q兩路數據均為16位寬。為了獲得更高的速度以及更大的數據緩存量。在數據進(jìn)入
FIFO之前，可對ADC的采樣數據進(jìn)行數據抽取和拼接，以將兩組32位寬的IQ數據拼接成64位寬數據，然后一次送入FIFO中進(jìn)行緩存。FIFO的wrreq寫(xiě)使能信號由前面提到的視頻檢測脈沖以及DSP的控制信號共同提供，其中寫(xiě)時(shí)鐘wrclk與ADC數據拼接時(shí)鐘同步，讀時(shí)鐘rdclk與DSP時(shí)鐘同步，FIFO數據出口與DSP總線(xiàn)相連接。
系統的其他配置以及外圍接口由于不是本文的重點(diǎn)，在此省略不講。
在Quartus平臺下進(jìn)行時(shí)鐘分配、三線(xiàn)串口配置等相關(guān)處理，以及信號處理模塊綜合后，所得到的系統資源使用情況如圖7所示。然后再利用VisualDSP++5．0平臺讀取采樣信號數據，并用plot進(jìn)行繪圖，即可得到如圖8所示的高速采樣結果圖。
4 結束語(yǔ)
本文是在參與實(shí)際項目的基礎上完成的，本系統目前已經(jīng)應用于某雷達信號處理機中。隨著(zhù)高速器件的開(kāi)發(fā)和利用，數字接收機技術(shù)的迅速發(fā)展，其信號采集與處理的速度必將更快，處理質(zhì)量會(huì )更好，處理數據量也會(huì )更大。
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