采用VHDL設計的全數字鎖相環(huán)電路設計

鎖相環(huán)

鎖相環(huán)

0 　引言

全數字鎖相環(huán)(DPLL) 由于避免了模擬鎖相環(huán)存在的溫度漂移和易受電壓變化影響等缺點(diǎn)。從而具備可靠性高、工作穩定、調節方便等優(yōu)點(diǎn)。在調制解調、頻率合成、FM立體聲解碼、圖像處理等各個(gè)方面得到廣泛的應用。隨著(zhù)電子設計自動(dòng)化(EDA) 技術(shù)的發(fā)展,采用大規?？删幊踢壿嬈骷?如CPLD 或FPGA) 和VHDL 語(yǔ)言來(lái)設計專(zhuān)用芯片ASIC 和數字系統,而且可以把整個(gè)系統集成到一個(gè)芯片中,實(shí)現系統SOC ,構成片內鎖相環(huán)。下面介紹采用VHDL技術(shù)設計DPLL 的一種方案。

1 　DPLL 的基本結構

全數字鎖相環(huán)結構框圖如圖1 所示, 由數字鑒相器、數字環(huán)路濾波器和數控振蕩器3 部分組成。

　　設計中數字鑒相器采用了異或門(mén)鑒相器;數字環(huán)路濾波器由變?？赡嬗嫈灯鳂嫵?模數K 可預置) ;數控振蕩器由加/ 減脈沖控制器和除N 計數器構成。

　　可逆計數器和加/ 減脈沖控制器的時(shí)鐘頻率分別為Mf0和2Nf0 。這里f0 是環(huán)路的中心頻率,一般情況下M 和N 為2 的整數冪。時(shí)鐘2Nf0 經(jīng)除H( = M/2N) 計數器得到。

　　2 　數字鎖相環(huán)的原理與實(shí)現

　　全數字鎖相環(huán)原理如圖2 所示, 其中: clk 為時(shí)鐘頻率,等于32f 0 ; U1 為輸入,頻率為f0 ; j 為異或門(mén)鑒相器的輸出,它作為變?？赡嬗嫈灯鞯姆较蚩刂菩盘?out 為加/ 減脈沖控制器的輸出; U2 為DPLL 的輸出,在相位鎖定的頻率為f0 , 相位與輸入U1 相差Π/ 2 ; D、C、B 、A 可預置變?？赡嬗嫈灯鞯哪?它在0001 ―1111 范圍內變化, 相應的模數在2.3 ―2. 17 范圍內變化; En 為可逆計數器使能端。

　圖2 數字鎖相環(huán)原理圖

　2. 1 　鑒相器的設計

　異或門(mén)鑒相器用于比較輸入信號u1 與數控振蕩器輸出信號u2 的相位差, 其輸出信號ud 作為可逆計數器的計數方向控制信號。當ud 為低電平時(shí)( u1 和u2 有同極性時(shí)) ,可逆計數器作加計數。反之,當ud 為高電平時(shí),可逆計數器作減計數。

　當環(huán)路鎖定時(shí), f i 和f o 正交,鑒相器的輸出信號Ud 為50 % 占空比的方波,此時(shí)定義相位誤差為零,在這種情況下,可逆計數器加和減的周期是相同的,只要可逆計數器只對其時(shí)鐘的k 值足夠大( k> M/ 4) , 其輸出端就不會(huì )產(chǎn)生進(jìn)位或借位脈沖, 加/ 減脈沖控制器只對其時(shí)鐘2Nf o 進(jìn)行二分頻, 使f i和f o 的相位保持正交。在環(huán)路未鎖定的情況下, 若Ud = 0 時(shí)它使可逆計數器向上加計數,并導致進(jìn)位脈沖產(chǎn)生, 進(jìn)位脈沖作用到加/ 減脈沖控制器的加控制端i , 該控制器便在二分頻過(guò)程中加入半個(gè)時(shí)鐘周期, 即一個(gè)脈沖。反之, 若Ud = 1 時(shí), 可逆計數器進(jìn)行減計數, 并將反出解圍脈沖到加/ 減脈沖控制器的減輸入端d ,于是,該控制器便在二分頻過(guò)程中減去半個(gè)時(shí)鐘周期,即一個(gè)脈沖。這個(gè)過(guò)程是連續發(fā)生的。加/ 減脈沖控制器的輸出經(jīng)過(guò)除N計數后。使得本地估算信號U2 的相位受到調整控制,最終達到鎖定的狀態(tài)。