采用VHDL設計的全數字鎖相環(huán)電路設計

　　2. 3 　數控振蕩器的設計

　　數控振蕩器由加/ 減脈沖控制器和除N 計數器組成的。加/ 減脈沖控制器其實(shí)是一個(gè)增量―減量計數器式DCO。它和環(huán)路濾波器連用。如果在環(huán)路濾波器無(wú)進(jìn)位、錯位的時(shí)候,加/ 減脈沖控制器對時(shí)鐘2NFo 進(jìn)行二分頻。當加/ 減脈沖控制的增量輸入端( I = 1) 輸入一個(gè)進(jìn)位脈沖時(shí), 輸出脈沖中通過(guò)該計數器內部加上一個(gè)時(shí)鐘脈沖。反之,當加/ 減脈沖控制的減量輸入端( D = 1) 時(shí)輸入一個(gè)借位脈沖輸出脈沖中就減去一個(gè)時(shí)鐘脈沖。因此通過(guò)借位和進(jìn)位脈沖可以使輸出頻率得到改變, 輸出頻率能被進(jìn)位和借位脈沖的最高頻率控制在一個(gè)給定的范圍內。加/ 減脈沖控制器由D 觸發(fā)器和J K 觸發(fā)器構成,根據功能分析,可以設計出相應的VHDL 程序。其運行后仿真波形如圖5 所示:

　　圖5 　加/ 減脈沖控制器仿真波形圖

　　3 　實(shí)驗仿真結果與分析

　　本設計中全數字鎖相環(huán)路采用軟件來(lái)實(shí)現的,通過(guò)用VHDL 語(yǔ)言編寫(xiě)模塊,然后仿真,例化,逐漸由下而上的實(shí)現整個(gè)電路,最終達到整體仿真下載成功。

　　環(huán)路鎖定( k = 2^5) ,DPLL 系統仿真波形如圖6所示。

　　圖6 　環(huán)路鎖定(取k = 2^5) 時(shí)的仿真波形

　　由仿真波形可以看出, u1 和u2 達到鎖定狀態(tài)時(shí)的仿真時(shí)間是70us。

　　環(huán)路鎖定( k = 27) 時(shí),DPLL 系統的仿真波形如圖7 所示:

　　圖7 　環(huán)路鎖定(取k = 27) 時(shí)的波形仿真圖

　　在這種情況下, u1 和u2 達到鎖定狀態(tài)的仿真時(shí)間是180ms。

　　顯然,模k 愈大,環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間越長(cháng)。k 取得過(guò)大,對抑制噪聲、減少相位抖動(dòng)有利,但是同時(shí)又加大了環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間。反之, k 取得過(guò)小,可以加速環(huán)路的鎖定,而對噪聲的抑制能力卻隨之降低。

　　4 　結語(yǔ)

　　采用VHDL 設計全數字鎖相環(huán)路,具有設計靈活,修改方便和易于實(shí)現的優(yōu)點(diǎn),并能夠制成嵌入式片內鎖相環(huán)。該類(lèi)數字鎖相環(huán)路中計數器的模數可以隨意修改,這樣,就能夠根據不同的情況最大限度地、靈活地設計環(huán)路。