可實(shí)現快速鎖定的FPGA片內延時(shí)鎖相環(huán)設計

摘要：延時(shí)鎖相環(huán)(DLL)是一種基于數字電路實(shí)現的時(shí)鐘管理技術(shù)。DLL可用以消除時(shí)鐘偏斜，對輸入時(shí)鐘進(jìn)行分頻、倍頻、移相等操作。文中介紹了FPGA芯片內DLL的結構和設計方案，在其基礎上提出可實(shí)現快速鎖定的延時(shí)鎖相環(huán)OSDLL設計。在SMIC 0．25μm工藝下，設計完成OSDLL測試芯片，其工作頻率在20～200 MHz，鎖定時(shí)間相比傳統架構有大幅降低。
關(guān)鍵詞：延時(shí)鎖相環(huán)；FPGA；快速鎖定

微電子技術(shù)的持續發(fā)展使得FPGA具有更高的系統集成度和工作頻率。系統性能較大程度上決定于系統的時(shí)鐘延遲和偏斜。由于FPGA具有豐富的可編程邏輯資源及時(shí)鐘網(wǎng)絡(luò )，隨之而來(lái)的時(shí)鐘延遲問(wèn)題使得用戶(hù)設計的性能大打折扣。FPGA中的DLL模塊可提供零傳播延時(shí)，消除時(shí)鐘偏斜，從而進(jìn)一步提高了FPGA的性能和設計的靈活性。
PLL是常用的時(shí)鐘管理電路，主要是基于模擬電路設計實(shí)現的，而DLL主要是基于數字電路設計實(shí)現的。雖然在時(shí)鐘綜合能力上比PLL差，但由于具有設計仿真周期短，抗干擾性強，以及工藝可移植等特點(diǎn)，DLL非常適合在數字系統架構中使用，這也是FPGA采用DLL作為時(shí)鐘管理的原因。文中將介紹傳統FPGA片內延時(shí)鎖相環(huán)設計，并在此基礎上提出具有更快鎖定速度的新延時(shí)鎖相環(huán)架構OSDLL。

1 FPGA片內DLL結構及工作原理
1．1 DLL架構設計
圖1為FPGA片內DLL結構框圖。圖1中FPGA片內用戶(hù)設計的時(shí)序邏輯部分在布局布線(xiàn)后，位于芯片中部，相應的時(shí)鐘走線(xiàn)較長(cháng)。為緩解時(shí)鐘緩沖、重負載時(shí)鐘線(xiàn)的大電容、線(xiàn)路的傳播延時(shí)等因素造成的時(shí)鐘偏斜，可以選擇使用DLL模塊進(jìn)行時(shí)鐘優(yōu)化管理。

圖1中，DLL主要由鑒相器(PD)、可調延時(shí)鏈、數字控制邏輯以及時(shí)鐘生成模塊組成。CLKOUT為DLL輸出時(shí)鐘，即時(shí)鐘生成模塊的輸出時(shí)鐘；CLKS為經(jīng)過(guò)時(shí)鐘線(xiàn)后到達時(shí)序電路的偏斜時(shí)鐘；CLKFB即為CIKS，反饋時(shí)鐘CLKFB反饋回DLL。DLL的功能為通過(guò)在時(shí)域中調節CLKOUT的相位使得CLKFB與CLKIN同步，即消除時(shí)鐘偏斜。