可實(shí)現快速鎖定的FPGA片內延時(shí)鎖相環(huán)設計
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針對這一問(wèn)題，采用one-shot延時(shí)計算機制，即完成SHIFT階段后首先利用主延時(shí)鏈來(lái)計算反饋時(shí)OSDLL的特點(diǎn)是復用傳統DLL的延時(shí)鏈，one-shot譯碼邏輯相對簡(jiǎn)單，沒(méi)有過(guò)多地增加硬件開(kāi)銷(xiāo)，同時(shí)保持原DLL架構的優(yōu)點(diǎn)，在多頻段都能夠提高鎖定速度，頻率適應性強。與傳統DLL的鎖定時(shí)間比較，如圖6所示。圖6中縱坐標代表鎖定時(shí)間，橫坐標代表仿真頻率，百分數表示鎖定時(shí)間相差的比鐘上升沿和輸入時(shí)鐘上升沿之間的相位差值(假設有效沿是上升沿)，這個(gè)延時(shí)值以延時(shí)單元的數目來(lái)表征。將計算后的結果作為SYN邏輯中的可逆計數器0的初值，如圖2所示，經(jīng)過(guò)譯碼后使得主延時(shí)鏈具有一個(gè)合理的延時(shí)初值。然后DLL進(jìn)入SYN階段，按照上述的過(guò)程進(jìn)行同步調整。由于大部分的相差在one-shot計算結果付給可逆計數器時(shí)已經(jīng)消失，DLL只需經(jīng)過(guò)很短的調整周期即可達到同步。這種結構的DLL，稱(chēng)之為OSDLL。本文引用地址：http://dyxdggzs.com/article/191707.htm
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本設計進(jìn)行one-shot計算時(shí)復用主延時(shí)鏈，如圖5為one-shot結構，SHIFT階段完成后在one-shot控制邏輯的控制下首先將圖中的開(kāi)關(guān)轉向1。主延時(shí)鏈取8個(gè)延時(shí)單元為一個(gè)one-shot延時(shí)計算單元，這樣可以簡(jiǎn)化譯碼電路的規模，同時(shí)可以計算出一個(gè)合理的延時(shí)粗略值，達到硬件增加和功能實(shí)現的折中。one-shot工作時(shí)首先對主延時(shí)鏈進(jìn)行復位。然后發(fā)出START信號，START信號上升沿同CLKFB同步，STOP信號上升沿同CLKIN同步，START(上升沿后為恒“1”)信號送入延時(shí)鏈的輸入端，每個(gè)延時(shí)計算單元的輸出端作為譯碼器的譯碼輸入，STOP為譯碼器的采樣信號。由于延時(shí)單元具有一定的延時(shí)值所以，STOP信號有效時(shí)，譯碼電路將采集到“11110…000”的一串譯碼輸入值。通過(guò)譯碼電路計算出其中“l(fā)”的個(gè)數，從而計算出兩時(shí)鐘沿之間的延時(shí)單元數目。將計算好的延時(shí)單元數目DELAY_NUM送入數字控制模塊的可逆計數器0，如圖2所示。開(kāi)關(guān)轉向0，CLKIN輸入至延時(shí)鏈，啟動(dòng)SYN階段，開(kāi)始工作。例，可見(jiàn)在各個(gè)頻率段，OSDLL都能夠明顯的降低鎖定時(shí)間。
基于SMIC O．25 μm工藝，設計OSDLL測試芯片。OSDLL的工作頻率在20～200 MHz之間，工作電壓為2．5 V。圖7為版圖，圖8為版圖后仿真結果。
3 結束語(yǔ)
介紹了DLL架構和工作原理，并基于原DLL結構，加入快速鎖定one-shot模塊。新的DLL結構OSDLL在提高DLL鎖定速度的基礎上，沒(méi)有過(guò)多的增加硬件資源，保持了原DLL的時(shí)鐘綜合能力和抗抖動(dòng)功能。在SMIC 0．25μm工藝下，設計完成OSDLL測試芯片，其工作頻率在20～200 MHz之間，鎖定時(shí)間比傳統架構大幅降低。OSDLL架構集成于FPGA芯片內，可有效地優(yōu)化設計時(shí)序，加強系統性能。
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