用FPGA解決65nm芯片設計難題

　隨著(zhù)工藝技術(shù)向65nm以及更小尺寸的邁進(jìn)，出現了兩類(lèi)關(guān)鍵的開(kāi)發(fā)問(wèn)題：待機功耗和開(kāi)發(fā)成本。這兩個(gè)問(wèn)題在每一新的工藝節點(diǎn)上都非常突出，現在已經(jīng)成為設計團隊面臨的主要問(wèn)題。在設計方法上從專(zhuān)用集成電路(ASIC)和專(zhuān)用標準產(chǎn)品(ASSP)轉向可編程邏輯器件(PLD)將有助于解決這些問(wèn)題。

　　過(guò)去，半導體行業(yè)一直關(guān)注的兩個(gè)目標是縮小體積和提高速率。近40年來(lái)，對這些目標的追求促使行業(yè)發(fā)展符合摩爾定律，性能和電路密度每18個(gè)月翻倍。導致技術(shù)高速發(fā)展，蘊育了計算機革命、互聯(lián)網(wǎng)革命以及現在的無(wú)線(xiàn)通信革命。

　　但同時(shí)也為此付出了代價(jià)。一種代價(jià)是物理上的。工藝技術(shù)上的每一次進(jìn)步都使得芯片晶體管的“關(guān)斷”電流增加，也就是待機功耗在增加。另一代價(jià)是金錢(qián)。每一工藝節點(diǎn)的開(kāi)發(fā)成本呈指數增加。65nm時(shí)代的設計必須解決這些代價(jià)問(wèn)題。

　　人們采用了很多系統級和芯片級方法來(lái)處理動(dòng)態(tài)功耗。在系統級上，采用動(dòng)態(tài)功耗管理技術(shù)，確保只對工作電路上電，大大降低了器件的平均功耗，從而減少了和功耗相關(guān)的問(wèn)題。

　　工藝上的進(jìn)步降低了芯片級的動(dòng)態(tài)功耗。
一是縮小了晶體管體積，減小了晶體管的等效電容(C)。因此，縮小體積使動(dòng)態(tài)功耗隨之線(xiàn)性下降。同樣，減小供電電壓會(huì )使動(dòng)態(tài)功耗呈指數下降，是降低動(dòng)態(tài)功耗的重要措施。0.9V~1.0V范圍內的供電方式幾乎都采取了這一措施來(lái)降低功耗。

　　降低動(dòng)態(tài)功耗的另一工藝進(jìn)步是在130nm工藝上引入了全銅互聯(lián)和低K金屬層絕緣技術(shù)。這些工藝創(chuàng )新大大降低了互聯(lián)阻抗和電容，不但減小了晶體管開(kāi)關(guān)功耗，而且還降低了芯片信號和內部電源走線(xiàn)的IR壓降。

　　動(dòng)態(tài)功耗下降而漏電流增大

　　然而，半導體物理規律卻表明工藝尺寸下降對待機功耗有不利的影響。工藝尺寸縮小后，隨著(zhù)晶體管邏輯門(mén)厚度和溝道長(cháng)度的減小，這些晶體管的柵極和漏極泄漏電流呈指數增大(圖1)，而這是影響待機功耗的主要因素。通過(guò)使用較長(cháng)的溝道以及較厚的氧化層來(lái)控制泄漏電流將導致開(kāi)關(guān)速率下降，因此，工藝開(kāi)發(fā)人員不得不折衷考慮速率和功耗。