整合低功耗設計、驗證和提高生產(chǎn)力的EDA工具等

　　整合低功耗設計、驗證和提高生產(chǎn)力的EDA工具將領(lǐng)先的設計、驗證和實(shí)現技術(shù)與CPF相集成

　　Cadence Low-Power Solution是用于低功耗芯片的邏輯設計、驗證和實(shí)現的完全集成的、標準化的流程，將領(lǐng)先的設計、驗證和實(shí)現技術(shù)與Si2Common Power Format(CPF)相集成，為IC工程師提供端到端的低功耗設計方案。CPF是在設計過(guò)程初期詳細定義節約功耗技術(shù)的標準化格式。通過(guò)在整個(gè)設計過(guò)程中保存低功耗設計意圖，該解決方案避免了費力的人工操作，大大降低了與功耗相關(guān)的芯片故障，并在設計過(guò)程初期提供功耗的可預測性。

　　Cadence Low-Power Solution通過(guò)在CPF規范中建立一個(gè)設計功耗意圖的單一的表示法，解決在低功耗設計中多種設計方式混用所帶來(lái)的問(wèn)題。這種表現法跨越了邏輯設計師、驗證工程師和實(shí)現工程師所使用的Cadence LogicDesign Team Solution和DigitalImplementation解決方案，包括計劃和以指標為驅動(dòng)的流程管理、仿真、邏輯綜合、等效驗證、測試、布局、布線(xiàn)和電壓降分布分析。能夠讓由多類(lèi)型專(zhuān)家構成的整個(gè)項目團隊以包含了低功耗意圖的共同的設計角度開(kāi)始工作，還大幅提高了設計可預測性，并將芯片故障的風(fēng)險降到最低。
　　
　　高性能、編譯時(shí)間快的ISE WEBPACK 9．1 i設計套件可將硬件實(shí)現速度提高6倍，將動(dòng)態(tài)功耗平均降低10％

　　ISE WebPACK 9．1i包含了使用廣泛的ISE Foundation軟件9．1i版的所有特性，可進(jìn)行HDL輸入、綜合、物理實(shí)現和驗證，并可對嵌入式、數字信號處理(DSP)和實(shí)時(shí)調試設計流程進(jìn)行全面支持，可將硬件實(shí)現速度提高6倍，新的功耗優(yōu)化功能可將動(dòng)態(tài)功耗平均降低10％。

　　SmartCompile技術(shù)可幫助設計人員解決每次做少量修改時(shí)都要對整個(gè)設計進(jìn)行重新實(shí)施的問(wèn)題。分區技術(shù)利用粘貼一剪切功能自動(dòng)準確保持現有布局和布線(xiàn)并縮短再實(shí)施時(shí)間，從而把設計周期后期進(jìn)行的少量設計更改而帶來(lái)的影響降到最??；通過(guò)采用此前設計實(shí)施已完成的結果，SmartGuide技術(shù)可將少量設計修改再實(shí)施所需要的時(shí)間大大縮短；利用SmartPreview技術(shù)，用戶(hù)可以中止并重新恢復布局布線(xiàn)過(guò)程，并保存中間結果來(lái)評估設計狀態(tài)。通過(guò)預覽實(shí)施過(guò)程中生成的信息，如布線(xiàn)狀態(tài)和時(shí)序結果，用戶(hù)不必等待整個(gè)實(shí)施過(guò)程結果就可以做出重要的折中方案。

　　用戶(hù)界面的增強功能包括：Tcl命令控制臺使設計人員可輕易地從ISE圖形用戶(hù)界面轉換到命令行環(huán)境；源代碼兼容性功能可識別重建結果所必需的文件，并支持導入和輸出，方便源代碼控制。

　　ISE WebPACK 9．1i中的擴展時(shí)序收斂工具環(huán)境是一個(gè)虛擬的“時(shí)序收斂工具艙”，支持約束輸入、時(shí)序分析、平面布局規劃和報告視圖之間的直觀(guān)交叉探查，因此設計人員可以更容易地分析時(shí)序問(wèn)題。集成時(shí)序收斂流程集成了增強的物理綜合工具，改善了綜合和布局時(shí)序間的時(shí)序相關(guān)性，從而可以獲得質(zhì)量更高的結果。

　　綜合技術(shù)(XST)和布局布線(xiàn)功能所提供的功耗優(yōu)化功能可使Spartan-3系列FPGA產(chǎn)品的動(dòng)態(tài)功耗平均降低10％。XST提供了功耗敏感的邏輯優(yōu)化，可對乘法器、加法器和BRAM塊進(jìn)行宏處理。物理實(shí)施算法采用功耗優(yōu)化的布局策略以及器件內電容較低的網(wǎng)絡(luò )，可以在不犧牲性能的情況下將功耗降到盡可能低。