利用FPGA協(xié)處理提升無(wú)線(xiàn)子系統性能

如圖2所示，在運行速度為3.125Gbps的DSP上使用SRIO端口(使用8b/10b編碼，Turbo解碼功能需要200比特的額外開(kāi)銷(xiāo))會(huì )造成230?sec的DSP到FPGA傳輸延遲(也就是說(shuō)TTI時(shí)段中有將近四分之一僅用來(lái)傳輸數據)。加之其他可預見(jiàn)的延遲，為滿(mǎn)足這些系統時(shí)序，當用戶(hù)為50個(gè)時(shí)，所需的Turbo編解碼器性能就是高達75.8Mbps。

圖2：協(xié)處理數據傳輸延遲問(wèn)題的 LTE 示例。

使用FPGA將Turbo編解碼器作為基本上獨立的后處理器來(lái)處理，不僅可消除DSP延遲，還能節省時(shí)間，因為不需要以高帶寬在DSP和FPGA之間傳輸數據。這樣做可將Turbo解碼器的吞吐量降至47Mbps，因而可選用更多比較經(jīng)濟的器件，并且可以減少系統功耗。

另一項考慮是在XilinxFPGA上是否使用軟嵌入式或硬嵌入式處理器IP來(lái)卸載某些系統處理任務(wù)，進(jìn)而可能進(jìn)一步減少成本、功耗和占用空間。有了如此大量的信號處理資源，就可以在DSP處理器、FPGA可配置邏輯塊(CLB)、嵌入式FPGA DSP模塊和FPGA嵌入式處理器之間更好地分配各種復雜功能(如基帶處理中的復雜功能)。Xilinx提供了兩種類(lèi)型的嵌入式處理器：MicroBlaze軟核處理器(常用于系統控制)和性能更高的PowerPC硬核嵌入式處理器(用于更復雜的任務(wù))。

FPGA嵌入式處理器提供的有利條件允許將所有非關(guān)鍵性操作都合并到在嵌入式處理器上運行的軟件中，從而盡量減少整體系統所需的硬件資源總量。

軟件和IP的重要性

關(guān)鍵問(wèn)題是如何將這種潛在能力全部釋放出來(lái)。必須考慮需要用哪些軟件對問(wèn)題的復雜性進(jìn)行抽象以及可以使用哪些IP，應該考慮利用FPGA為關(guān)鍵部分提供最佳解決方案。

Xilinx致力于開(kāi)發(fā)行業(yè)領(lǐng)先的工具和體系，能夠在比HDL工具(如MATLAB模型和C代碼)所能提供的更高的抽象層上實(shí)現高效的FPGA解決方案。利用Xilinx專(zhuān)門(mén)用于DSP的系統生成開(kāi)發(fā)工具和AccelDSP綜合工具，可以盡可能無(wú)縫實(shí)現從算法到硅片的鏈接。

目前有一個(gè)日益重要的工具提供商團隊，其產(chǎn)品通過(guò)C/C++到邏輯門(mén)的設計流程把開(kāi)發(fā)提升到電子系統級(ESL)。ESL設計工具的目的是提供一種完備的系統級方法，以便生成和集成硬件加速功能以及控制這些功能的處理器的控制代碼。