用CPLD和Flash實(shí)現FPGA配置
加入技術(shù)交流群
2 具體設計
國家數字交換系統工程技術(shù)研究中心承擔的國家863項目高性能IPv6核心路由器采用一片Intel E28F128J3A150 16位Flash作為BootFlash對PowerPC2860(MPC860)處理機進(jìn)行加電配置下載更新的方案，其多余的存儲空間完全可以存放下FPGA所需的配置文件。加電復位、系統啟動(dòng)后，由處理機與一片XilinxXC95288XL CPLD配合，控制FPGA配置文件從Flash下載到FPGA中，完成對FPGA的配置。860處理機支持網(wǎng)絡(luò )功能，當配置文件需要更新時(shí)，可通過(guò)網(wǎng)絡(luò )將新的配置文件發(fā)送到處理機，然后再由處理機更新系統中的Flash。采用XC95288CPLD配置FPGA的具體電路設計結構如圖2所示。本文引用地址：http://dyxdggzs.com/article/191336.htm
圖2中，CPLD主要功能是把從Flash中讀出的數據轉換成串行輸出，然后再將地址遞增。CCLK(信號由CPU時(shí)鐘產(chǎn)生。PROG信號則由CPU輸出的地址數據經(jīng)譯碼模塊產(chǎn)生。XC95288C PLD邏輯結構如圖3所示。
下面分別介紹各功能模塊的具體實(shí)現：
(1)數據轉換成串行輸出功能模塊：使用了一個(gè)右移寄存器。從16位Flash來(lái)的并行數據DIN[0：15]加載到移位寄存器后，依次從DOUT串行輸出到FPGA中。
(2)地址遞增功能模塊：此功能由兩個(gè)計數器完成。由于Flash是16位并行數據端口，因此第一個(gè)計數器功能是逢16進(jìn)1，第二個(gè)計數器功能是Flash地址遞增。當移位寄存器的16位數據都輸出到FPGA中后，第一個(gè)計數器輸出端口CNT[0：3]都為“1”，經(jīng)過(guò)“與門(mén)”邏輯使得第二個(gè)計數器加l。Intel E28F128J3A150 Flash為16MB，共需要25根地址線(xiàn)。由于Flash是16位的，因此ADD[3l]不連接。所以第二個(gè)計數器和地址線(xiàn)ADD[7：30]相連．以完成Flash地址的遞增。
(3)CCLK信號產(chǎn)生模塊：CPU來(lái)的時(shí)鐘信號將數據信號DOUT輸出，經(jīng)一個(gè)“非門(mén)”邏輯延遲半個(gè)周期后產(chǎn)生CCLK，CCLK再將DOUT上的數據送到FPGA中。這樣將讀寫(xiě)。DOUT數據的時(shí)刻叉開(kāi)，避免了沖突。
(4)PROG信號產(chǎn)生模塊：當需要下載FPGA程序時(shí)，由CPU產(chǎn)生一個(gè)地址信號ADD[O：30]，經(jīng)譯碼器譯碼產(chǎn)牛PROG控制信號。此地址由用戶(hù)自行設定。
以上模塊均采用VHDL語(yǔ)言描述。數據轉換成串行輸出功能模塊是核心部分，它可實(shí)現并行數據串行輸出。
本文介紹了通過(guò)處理機用CPLD和Flash實(shí)現FPGA配置文件下載更新的方法。與傳統的JTAG或PROM串行下載配置方法相比，此方法具有更新配置文件靈活方便、易于操作、適用于大容量FPGA下載的特點(diǎn)。采用此方法可以不用打開(kāi)機箱即可隨時(shí)更新FPGA配置程序，特別適用于需要不斷更新的系統設計中，具有較為廣闊的應用前景
評論