根升余弦脈沖成形濾波器FPGA實(shí)現

摘要：提出了基于電路分割技術(shù)實(shí)現通信系統發(fā)送端根升余弦波形成形濾波器查表法的FPGA結構，節省了ROM單元，討論了其ROM初始化時(shí)形波數據的組織方法，完成了該結構的VHDL實(shí)現，給出了該設計在Modelsim環(huán)境下的時(shí)序仿真結果。通過(guò)對仿真結果分析，表明所述的設計方法是可行的。該設計方案不隨波形樣本數目的增多而使電路系統變得更為復雜，它所實(shí)現的成形濾波器滿(mǎn)足于高速成形的應用需求。
關(guān)鍵詞：根升余弦；成形濾波器；查找表；FPGA

0 引言
數字通信系統中，基帶信號的頻譜一般較寬，因此傳遞前需對信號進(jìn)行成形處理，以改善其頻譜特性，使得在消除碼間干擾與達到最佳檢測接收的前提下，提高信道的頻帶利用率。目前，數字系統中常使用的波形成形濾波器有平方根升余弦濾波器、高斯濾波器等。設計方法有卷積法或查表法，其中：卷積法的實(shí)現，需要消耗大量的乘法器與加法器，以構成具有一定延時(shí)的流水線(xiàn)結構。為降低硬件消耗，文獻提出了一種分布式算法(Distributed Arithmetic，DA)的濾波器設計結構。它將傳統的乘、累加運算轉化為移位、累加運算，當運算數據的字寬較小時(shí)，極大地降低了硬件電路的復雜度，提高了響應速度；當運算數據的字長(cháng)較長(cháng)時(shí)，因其需要更多的移位迭代運算而不適合高速處理的需求。為此，文獻提出了采用濾波器的多相結構與改進(jìn)DA算法相結合的一種設計方法。當考慮ISI碼元數目較多時(shí)，該設計所需要的ROM表個(gè)數就會(huì )增多，同時(shí)訪(fǎng)問(wèn)ROM所需的地址的產(chǎn)生電路就會(huì )變得更為復雜。文獻提出了采用存儲器分割技術(shù)，可以降低ROM單元的數量，但是它是以增加系統的復雜性與響應時(shí)延、信號毛刺為代價(jià)的。文獻在濾波器設計時(shí)采用了CSD編碼，雖然減少了乘法運算，但是需要設計CSD編解碼電路。
文中論述的是二進(jìn)制基帶信號的連續查表法平方根升余弦波形成形濾波器(SRRC)的FPGA實(shí)現(滾降系數取0．22)，取沖擊響應截斷時(shí)間為8T，每T內樣點(diǎn)數為8個(gè)，所用ROM單元數為2(8+3)，每單元數據為16 b有符號整型數。查找ROM表所需11 b的地址由一個(gè)長(cháng)8 b的數據移位寄存器與一個(gè)模8的采樣時(shí)鐘計數器鏈接而成。給出了設計在Modelsim 6．3下的時(shí)域仿真波形，經(jīng)與理論相比較，文中的設計方法是可行的，且當二進(jìn)制碼元的碼間干擾數增多(碼間樣點(diǎn)增加)時(shí)，地址電路簡(jiǎn)單增長(cháng)即可(不影響響應時(shí)間)，便于FPGA的實(shí)現。

1 二進(jìn)制基帶信號平方根升余弦成形原理
實(shí)際系統中，廣義信道傳遞函數H(f)由發(fā)送濾波器HT(f)、信道HC(f)、接收濾波器HR(f)三部分共同構成，即：

根據乃奎斯特第一準則，當H(f)幅頻特性滿(mǎn)足的滾降系數為α升余弦濾波器特征時(shí)，可以實(shí)現無(wú)ISI傳輸時(shí)刻降低對采樣時(shí)鐘精度的要求，當信道噪聲可以忽略時(shí)，取HC(f)≈1，按照接收濾渡器的輸出信噪比最大準則，有：

式中：T為輸入碼元的周期；α為滾降系數。記f0=1／(2T)，由式(2)可推出滾降系數為α平方根升余弦沖擊響應為：

其時(shí)域響應如圖1所示。在數字化波形成形時(shí)，為確保h(t)采樣后的h[n]保持第一類(lèi)線(xiàn)性相位，舍去h(t)|t=0樣點(diǎn)，同時(shí)對N(偶數)點(diǎn)h[n]右移N／2。文中采用的h(t)中t∈[-4T，4T]，采樣間隔為T(mén)／8，于是，采樣后根升余弦成形濾波器的64個(gè)歸一化h[n]如表1 所示。