根升余弦脈沖成形濾波器FPGA實(shí)現
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2．1 連續查找表法的一種改進(jìn)實(shí)現
由圖3不難實(shí)現采用本文的波形成形設計方案，共需要的ROM單元數目達2 048個(gè)。為此，可采用電路分割技術(shù)，將圖3所示的8位移位寄存器輸出的高8位地址同時(shí)給一個(gè)11位的中間寄存器，該中間寄存器的高8位又分為高4位與低4位，分別用于查找兩個(gè)各具有16個(gè)單元的ROM表，之后再將各自的輸出相加，此時(shí)消耗的ROM單元數共為256個(gè)。采用分割技術(shù)時(shí)，模8計數器、中間寄存器、ROM表三個(gè)部分的工作時(shí)鐘相同。
2．2 根升余弦成形濾波器的VHDL實(shí)現
文中所述濾波器是在Modelsim 6．3d環(huán)境下采用VHDL實(shí)現的。Quarts環(huán)境中以文本方式調用LPM_ROM宏功能模塊，定制ROM元件data_ rom_16，元件的地址寬度分別是4 b，輸出數據字寬同為15 b。加法器的輸出字寬16 b。實(shí)現的部分VHDL代碼如下：本文引用地址：http://dyxdggzs.com/article/191319.htm
2．3 Modelsim時(shí)序仿真結果
Modelsim環(huán)境不能直接對mif格式的ROM初始化數據進(jìn)行仿真，應在QuartsⅡ環(huán)境下先打開(kāi)mif文件，再另存為hex格式，然后在Modelsim環(huán)境下編譯后即可仿真。同時(shí)，如此操作又可將負值數據轉為補碼表示。Modelsim仿真結果如圖4所示，其中clk的周期為160 ns，正好是一個(gè)din碼元的寬度T，系統中地址產(chǎn)生電路的時(shí)鐘周期是20 ns，以確保在一個(gè)碼元持續時(shí)間內系統有8個(gè)樣點(diǎn)輸出。從圖4中發(fā)現，一個(gè)碼元成形后波形值延遲6T。
3 結論
文中所述的基于電路分割技術(shù)的查表法，實(shí)現通信系統發(fā)送端根升余弦滾降成形濾波器的FPGA實(shí)現方法簡(jiǎn)單可行，且當截斷碼元數目增多時(shí)或碼內樣點(diǎn)數目增加時(shí)，僅通過(guò)改變地址移位寄存器的長(cháng)度或計數器的長(cháng)度與ROM的長(cháng)度即可，不至于使電路的復雜度成倍增加。
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