FPGA設計中仿真技術(shù)解決故障的方法

　?、诶?dat文件建立bug出現的條件

　　用verilog語(yǔ)言編寫(xiě)仿真文件（testbench），使用語(yǔ)句$readmemh或$readmemb將.dat文件中的數據存儲到一個(gè)設定的ram中，如：$readmemh(“s.dat”,ram)。

　　注意$readmemh讀取是按照十六進(jìn)制數據進(jìn)行（認為.dat文件中的數據都是十六進(jìn)制數），會(huì )自動(dòng)將其轉換為4位二進(jìn)制數存入ram中，所以設定的ram位寬要是.dat文件中數據位寬的4倍；使用$readmemb時(shí)，存儲SignalTap所抓信號時(shí)，信號都要先設定為binary類(lèi)型，ram位寬就是.dat文件數據的位寬。ram的深度為.dat文件中數據的個(gè)數。

　　然后在程序里把ram中數據按照所對應時(shí)鐘沿輸出到一個(gè)寄存器變量中，ram地址累加即可。

　　begin

　　data=ram[addr];

　　addr=addr+1'b1;

　　end

　　復現bug存在條件時(shí)，需將模塊的輸入信號與ram中的數據位相對應，仿真文件調用模塊時(shí)，將寄存器data對應位作為輸入接入即可。

　　在仿真環(huán)境中復現bug波形如圖5所示。

　　把圖5和圖1進(jìn)行比較，可見(jiàn)通過(guò)這種方法我們在仿真環(huán)境下建立了bug出錯時(shí)的環(huán)境，得到相同的輸出出錯數據。

　?、坌薷某绦蚝笤诜抡姝h(huán)境驗證修改是否成功

　　修改程序后，我們只要使用同樣的環(huán)境進(jìn)行仿真，并且有針對性的觀(guān)察bug是否解決。本例中出現bug的原因是使用了異步FIFO，改成同步FIFO后，問(wèn)題應該就會(huì )解決，我們可以通過(guò)仿真驗證。修改程序后仿真的波形如圖6所示。

　　由圖6可見(jiàn)，修改后相同的條件FIFO讀出4個(gè)數，說(shuō)明沒(méi)有讀空，符合要求，bug解決。圖7為版本編譯后上板使用SignalTap抓取的信號波形，以作比較。

　　圖5 modelsim環(huán)境下復現的出錯數據

　　圖6 修改程序后相同條件下的輸出數據

　　圖7 修改程序后SignalTap抓的信號

　　比較后易見(jiàn)，波形完全相同，說(shuō)明方法可行。

　　總結

　　文中描述的方法可針對各種的故障的解決。在故障出現時(shí)，只需定位出錯的模塊，這些模塊內嵌一些子模塊也無(wú)妨；抓信號時(shí)將故障模塊的輸入輸出信號抓出即可；利用輸入信號重建故障環(huán)境，若仿真輸出信號和所抓輸出信號相同，說(shuō)明故障環(huán)境建立正確；用這個(gè)仿真平臺就可以具體定位是哪個(gè)子模塊、哪個(gè)信號出錯，而不需要在SignalTap中把這些信號抓出來(lái)；并且在修改代碼后可以驗證是否修改成功，節省時(shí)間，很明確的證明故障真的被解決了，事半功倍。