基于FPGA的時(shí)統模塊可靠性設計

摘要：文章從FPGA邏輯編程設計技術(shù)、EMC技術(shù)、高速電路PCB設計技術(shù)等幾個(gè)方面介紹了時(shí)統接收處理模塊的抗干擾設計及其實(shí)現方法，實(shí)現了同步脈沖的提取、對時(shí)功能、自守時(shí)、脈寬調制等功能，提高了同步精度和抗干擾性。解決了傳統時(shí)統模塊定時(shí)精度不高、設置固定只能滿(mǎn)足單一需求等問(wèn)題。
關(guān)鍵詞：同步精度；可編程門(mén)陣列；時(shí)統；緊湊型PCI

0 引言
高可靠性永遠是計算機系統中必不可少的重要需求，尤其是對于整個(gè)系統中用來(lái)產(chǎn)生統一時(shí)間信號的專(zhuān)用設備來(lái)說(shuō)，其可靠性和精準性非常重要。時(shí)統模塊的功能就是保證整個(gè)系統處在統一時(shí)間的基準上，它接收時(shí)統站發(fā)來(lái)的時(shí)間信號，完成與時(shí)統站送來(lái)時(shí)間信號的同步，同時(shí)回送一路供時(shí)統站延時(shí)檢查和解調檢查用，并向測控設備發(fā)送所需要的各種頻率信號、時(shí)間信息和各種采樣脈沖信號，來(lái)確保測控設備的定時(shí)與靶場(chǎng)的時(shí)間基準保持一致。
時(shí)統信號對信號噪聲非常敏感，因此時(shí)統模塊設計最關(guān)鍵的技術(shù)就是抗干擾技術(shù)。本系統采用大規?？删幊踢壿嬈骷?shí)現修時(shí)、分頻、產(chǎn)生時(shí)間信號和各種同步信號，以使時(shí)統接口模塊集成度更高、可維護性增強；還充分考慮了EMC設計、時(shí)統信號的遠距離傳輸；并且進(jìn)行了
PCB仿真設計。

1 FPGA實(shí)現數字濾波抗干擾
大規?？删幊踢壿嬈骷?FPGA)的出現，為解決計算機系統抗干擾問(wèn)題開(kāi)辟了新的途徑，運用FPGA實(shí)現數字信號的濾波是一種高效可靠的方法，解決了傳統的應用系統中，濾波部分要占用較多的軟件資源和硬件資源的問(wèn)題。而且FGPA具有編程方便、集成度高、速度快等特性，可反復編程、擦除、運用，在不改動(dòng)硬件設計的情況下，可實(shí)現不同的功能需求。該時(shí)統模塊在FPGA內部實(shí)現了同步脈沖的提取、對時(shí)功能、自守時(shí)、脈寬調制等功能。
1．1 脈沖的提取
脈沖的提取主要包括脈沖識別、中斷源判斷等。為保證時(shí)統信號的精確識別，防止丟幀、誤判，須要對信號整形，適當展寬。在FPGA中運用反相器對信號整形，運用信號上升沿觸發(fā)D觸發(fā)器輸出高電平去提起中斷，在CPU主板響應中斷后，通過(guò)控制D觸發(fā)器清零端將輸出的高電平拉低。以此防止非正常情況的出現。通用時(shí)統接收處理模塊設計了多路時(shí)統接收電路，可同時(shí)采集多路外部授時(shí)信號，在同時(shí)工作的情況下，系統可得到多種不同的時(shí)間信息。因此，設計時(shí)需要能精確地識別這幾路不同的中斷源。CPCI系統只能分配給每個(gè)CPCI設備一個(gè)中斷號，使得各路中斷源都要通過(guò)這一個(gè)中斷號向CPU主板提起中斷。設計流程中可以運用FPGA內部寄存器來(lái)識別各路中斷源。如圖1所示。4路信號用寄存器74373的低啦識別，在系統響應中斷后，隨即讀取寄存器，根據寄存器位的值，判斷是由哪路信號源提起的中斷。屏蔽信號用于系統關(guān)斷任一路中斷信號源，根據需要，可用軟件屏蔽一路或多路信號源，未被屏蔽的信號進(jìn)入中斷產(chǎn)生器，輸出中斷信號，發(fā)起中斷申請。 CPU主板收到時(shí)統模塊的中斷請求后，做出響應，系統軟件根據中斷響應輸出時(shí)間信息。

1．2 信號內部調理
信號在FPGA器件內部通過(guò)連線(xiàn)和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線(xiàn)的長(cháng)短和邏輯單元的數目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低電平轉換也需要一定的過(guò)渡時(shí)間。
由于存在這兩方面因素，當多路信號的電平值發(fā)生變化時(shí)，在信號變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化，往往會(huì )出現一些不正確的尖峰信號，這些尖峰信號稱(chēng)為“毛刺”。在本時(shí)統接收處理模塊處理單元的狀態(tài)機設計中，采用格雷碼計數器取代普通的二進(jìn)制計數器，這是因為格雷碼計數器的輸出每次只有一位跳變，消除了競爭冒險的發(fā)生條件，避免了毛刺的生。毛刺并不是對所有的輸入都有危害，例如D觸發(fā)器的D輸入端，只要毛刺不出現在時(shí)鐘的上升沿并且滿(mǎn)足數據的建立和保持時(shí)間，就不會(huì )對系統造成危害，我們可以說(shuō)D觸發(fā)器的D輸入端對毛刺不敏感。根據這個(gè)特性，在本時(shí)統模塊處理單元設計中盡可能采用同步電路，這是因為同步電路信號的變化都發(fā)生在時(shí)鐘上升沿，只要毛刺
不出現在時(shí)鐘的上升沿，并且不滿(mǎn)足數據的建立和保持時(shí)間，就不會(huì )對系統造成危害(由于毛刺很短，多為幾ns，基本上都不可能滿(mǎn)足數據的建立和保持時(shí)間)。在本設計中，將有毛刺的外部輸入時(shí)統信號經(jīng)過(guò)兩次D觸發(fā)器觸發(fā)，利用其對毛刺不敏感的特性，兩次經(jīng)過(guò)同步觸發(fā)，將毛刺消除，亞穩態(tài)產(chǎn)生的機率變得特別低，不過(guò)信號將要延遲兩個(gè)時(shí)鐘周期，即40ns，兩個(gè)時(shí)鐘周期相對于一般時(shí)統模塊μs級的精度要求來(lái)說(shuō)是微不足道的，因而該方法對同步時(shí)鐘精度可以認為無(wú)影響。
1．3 自守時(shí)設計
守時(shí)是指外部授時(shí)信號中斷或受阻時(shí)，模塊可以自行產(chǎn)生頻率相同且脈沖沿一致的信號維持系統時(shí)間信息。在外部授時(shí)信號正常時(shí)，由其發(fā)起中斷取得系統時(shí)間信息，無(wú)外部授時(shí)信號時(shí)，需由模塊自行產(chǎn)生的信號自動(dòng)接替外部授時(shí)信號的工作，同時(shí)用來(lái)維持時(shí)統信號輸出，保證全系統的時(shí)間不中斷。對于外部時(shí)統輸入的時(shí)鐘，為了定時(shí)精確，在FPGA處理單元設置5個(gè)狀態(tài)，包括空閑態(tài)、A1、A、B1、B等狀態(tài)，A和B分別為接收到的時(shí)統信號低和高，A1、B1分別為接收到的時(shí)統信號的第一個(gè)低和高。