基于FPGA的時(shí)統模塊可靠性設計

在高頻電路中，損耗是一個(gè)需要重點(diǎn)考慮的因素。在設計中需要采取控制線(xiàn)長(cháng)、選擇介質(zhì)等手段加以控制。根據在模塊上可能出現的最壞情況設置參數：表層走線(xiàn)寬度0．1778mm，走線(xiàn)間距0．1524mm，走線(xiàn)厚度0．1016mm，走線(xiàn)長(cháng)度為762mm的情況下得到結果如圖4所示，進(jìn)行仿真得到驅動(dòng)端的眼圖符合要求。
3．2 后仿真的實(shí)現
后仿真主要是在PCB繪制完成后，在前仿真的基礎上將PCB相關(guān)的數據導入后再進(jìn)行的仿真。在將PCB參數導入后進(jìn)行仿真，結果如圖5所示。信號幅度滿(mǎn)足要求，在接收器可以識別的范圍之內。

根據仿真的結果，得到如下結論：
(1)制板時(shí)，要求PCB廠(chǎng)家將差分阻抗控制在100 Ω；
(2)PCI Express總線(xiàn)要按照差分線(xiàn)方式走線(xiàn)，差分對間距保持一致；
(3)PCI Express總線(xiàn)差分對之間的間距保持在0．762mm以上(有空間盡量大)；并且和其它類(lèi)型信號線(xiàn)的間距盡量保持在0．762mm以上(有空間盡量大)。
(4)時(shí)鐘線(xiàn)一定要走成差分線(xiàn)，保持與其它信號線(xiàn)間距大于0．762mm。

4 結束語(yǔ)
本文詳細介紹了作戰系統時(shí)間統一同步的可靠性設計，從EMC設計、高速電路PCB設計、FPGA邏輯編程設計等幾個(gè)方面介紹了時(shí)統接收處理模塊的抗干擾設計及其實(shí)現方法，并用仿真技術(shù)進(jìn)行仿真，從而將時(shí)統系統可能受到的干擾減到最低，提高了整個(gè)作戰系統的可靠性。文中的時(shí)統模塊已經(jīng)應用于實(shí)際的作戰系統中，效果良好。