平臺ASIC架構與傳統ASIC設計對比分析

采用先進(jìn)半導體工藝，結構化ASIC平臺可以提供更多經(jīng)預定義、預驗證和預擴散的金屬層，并支持各種存儲器接口，能簡(jiǎn)化接口設計和時(shí)序問(wèn)題。本文詳細介紹了結構化ASIC平臺的這些特點(diǎn)和性能。

最新的ASIC設計架構能夠大大地降低產(chǎn)品開(kāi)發(fā)成本、縮短上市時(shí)間，并且可以實(shí)現比FPGA更強的性能。一些供應商將這種ASIC設計架構稱(chēng)之為“平臺ASIC”或“結構化ASIC”，這種ASIC架構非常適用于網(wǎng)絡(luò )、存儲、通信以及數字電視之類(lèi)的新興消費電子設計。平臺ASIC的開(kāi)發(fā)周期從18個(gè)月減少到6至10周，并最大程度地利用設計復用，因此這種設計方法更能適應快速變化的用戶(hù)需求。

平臺ASIC架構

結構化ASIC平臺之所以能夠有效節省成本和時(shí)間，原因在于該平臺能夠提供經(jīng)預定義、預驗證和預擴散(pre-diffused)的層，用戶(hù)可以在這些層上利用可用的金屬層來(lái)增加他們特有的邏輯，從而實(shí)現設計差異化。這種結構化ASIC平臺如富士通的AccelArray設計環(huán)境。一些早期的平臺ASIC設計中較為典型的配置是采用2個(gè)“可定制”金屬層。在采用0.11微米和90納米等先進(jìn)工藝技術(shù)后可用的金屬層就更多了，可以用更多金屬層來(lái)改善特定平臺的布線(xiàn)擁塞和資源利率。富士通的Accelarray技術(shù)可以提供4到5層0.11微米工藝技術(shù)的金屬層定制，因此縮短上市時(shí)間的優(yōu)勢明顯。

一個(gè)典型的0.11微米ASIC設計成本現在已經(jīng)攀升到一百萬(wàn)美元，甚至更多，而平臺ASIC的非經(jīng)常性工程成本(NRE)要比它少60%到70%，這是因為需要定制的不再是整個(gè)掩模，而只是金屬層。由于平臺ASIC可以采用業(yè)界最先進(jìn)的工藝技術(shù)來(lái)制造，因此能提供比FPGA更高的密度和速度，并具有向標準單元設計移植的途徑。

平臺ASIC的另外一個(gè)重要優(yōu)勢是無(wú)風(fēng)險，且后端設計任務(wù)時(shí)間短。通過(guò)將后端物理設計時(shí)間縮短為4到8周，OEM工程組不再需要為工程原型等上好幾個(gè)月，然后才能開(kāi)始驗證和評估過(guò)程。這也有助于OEM廠(chǎng)商最佳地管理他們的工程資源。

采用最好的平臺ASIC架構能夠消除那些最繁雜和最花時(shí)間的設計任務(wù)，如存儲器插入、測試開(kāi)發(fā)和插入，以及電源網(wǎng)格設計與分析。通過(guò)采用能減少或消除串擾的專(zhuān)門(mén)技術(shù)，平臺ASIC能夠解決棘手的信號完整性問(wèn)題，并確保設計沒(méi)有IR壓降帶來(lái)的風(fēng)險。此外，通過(guò)建立預結構化(pre-structured)的時(shí)鐘樹(shù)，并建立包含邏輯掃描、JTAG和RAM BIST在內的所有與測試相關(guān)的組件和連接，可以極大地縮短并簡(jiǎn)化物理設計。為了消除測試插入，可以利用基于單元技術(shù)的預擴散觸發(fā)器，這樣可以使很多設計的整體功耗降低50%以上。

為了將設計周期從一般ASIC所需的18到24個(gè)月縮短到2到3個(gè)月，這些架構必須簡(jiǎn)化時(shí)序收斂設計，因為一個(gè)1,000萬(wàn)門(mén)設計的時(shí)序收斂問(wèn)題可能需要30天，甚至更長(cháng)的時(shí)間來(lái)解決。為了盡可能縮短時(shí)間，平臺架構采用了預定義的時(shí)鐘樹(shù)和預擴散的DDR接口宏(macro)。其結果是降低了時(shí)序收斂階段的風(fēng)險，直接縮短了設計周期。

存儲器接口

AccelArray能夠支持各種存儲器接口，目前越來(lái)越多的應用將支持存儲器接口作為一個(gè)主要的要求。這些接口包括雙倍數據率(DDR)同步DRAM、RLDRAM和快速周期RAM(FCRAM)。

每個(gè)單獨的I/O都具備預先配置好的可編程宏，從而可以省掉ASIC設計中最費時(shí)間和增加成本的工作。DDR接口模塊包含了能夠滿(mǎn)足非常嚴格的DDR接口時(shí)序要求的發(fā)送和接收端，并能提供經(jīng)預驗證的版圖和時(shí)序。16位寬的模塊可以拓展用于32位、64位甚至更寬的總線(xiàn)寬度，因此具有非常大的設計靈活性。

DDR時(shí)序關(guān)系

在設計DDR接口時(shí)，ASIC設計工程師常會(huì )面對接收與發(fā)送側之間時(shí)序收斂的挑戰。在400Mbps速率和2.5ns時(shí)序余量下，64到90個(gè)每個(gè)數據通道之間的抖動(dòng)和偏移必須非常小。AceelArray之類(lèi)的平臺ASIC架構提供了一個(gè)預定義的DDR宏，通過(guò)設計實(shí)現技術(shù)可支持較低的抖動(dòng)和偏移。發(fā)送器(TX)和接收器(RX)側都通過(guò)設計減少了輸出和輸入并行數據信號之間的偏移。

目前，源同步接口主要用于吞吐率低于1Gbps的DDR-DRM、QDR DRAM和RLDRAM存儲器。業(yè)界專(zhuān)家預測，新的PCI Express總線(xiàn)將改變高帶寬設計的一些基本特性，并朝著(zhù)有更廣用途的嵌入式高速宏發(fā)展。

DDR接口要求源同步時(shí)鐘和發(fā)送數據具有相同的開(kāi)關(guān)速率，不需要升級到輸出傳輸線(xiàn)。與單倍數據速率(SDR)接口相比，DDR接口具有顯著(zhù)的性能提升。

支持垂直市場(chǎng)應用設計

平臺ASIC技術(shù)依賴(lài)于大量在業(yè)界廣泛應用的IP，這些IP以“硬” 宏和“軟”宏形式提供，這些宏能夠支持企業(yè)網(wǎng)絡(luò )或存儲區域網(wǎng)(SAN)等特殊垂直市場(chǎng)應用。先進(jìn)的設計架構能提供各種各樣的可綜合宏，這些宏可以在設計的可定制邏輯區域實(shí)現，以可綜合的RTL形式提供，例如ARM和ARC內核、10Gb介質(zhì)訪(fǎng)問(wèn)控制器或PCB Express鏈路層和處理層。

富士通在年初推出了一系列具有預擴散高速串并轉換器(SERDES)的垂直市場(chǎng)“千兆平臺”。用0.11微米工藝技術(shù)設計的這些千兆平臺具有預擴散的高速GPHY宏，可以提供速率高達3.125Gbps的點(diǎn)到點(diǎn)、全雙工、差分、串行通信鏈路，并支持PCI Express、SAUI、光纖通道，以及支持SONET標準的串行Rapid I/O和CDR宏等多種協(xié)議。SERDES帶寬范圍從500Mbps到3.125Gbps。這些平臺能夠以全雙工方式提供高達150Gbps的匯聚帶寬。

用于垂直市場(chǎng)的特殊硬IP和軟IP的不斷增加，平臺ASIC架構提供所需支持、接口和設計要素的能力的提高，都使得業(yè)界分析人士相信今后3到5年內采用平臺ASIC的設計將快速增加。通過(guò)降低成本，節省產(chǎn)品市場(chǎng)時(shí)間，用戶(hù)能夠獲得更高的投資回報。