一種基于FPGA的雷達數字信號處理機設計與實(shí)現

摘要：結合具體的雷達導引頭型號項目．從數字信號處理機的原理出發(fā)，根據項目的要求提出了一種基于DBF技術(shù)的某型導引頭信號處理機設計方案，方案以Xilinx公司Virtex4 SX55 FPGA作為數字信號處理的核心器件，實(shí)現對6陣元陣列天線(xiàn)接收的回波信號進(jìn)行實(shí)時(shí)采集和處理。對系統硬件和軟件總體設計及基頻信號產(chǎn)生模塊、回波信號采集模塊、控制信號產(chǎn)生模塊和時(shí)鐘電路模塊的具體設計進(jìn)行了詳細介紹。最后在暗室環(huán)境對系統進(jìn)行了測試，測試結果表明系統達到了設計要求。
關(guān)鍵詞：數字信號處理機；FPGA；DBF；基頻信號；回波信號

0 引言
導彈主要依靠制導系統進(jìn)行制導，完成從發(fā)射到命中目標的全過(guò)程。制導系統一般利用地面制導雷達或彈載導引頭對目標進(jìn)行探測、參數計算、控制指令形成與傳輸、程序控制和伺服控制等。雷達導引頭是建立在雷達、自動(dòng)控制、制導、微型計算機、精密機械、微電子、小型化和可靠性能多項專(zhuān)門(mén)技術(shù)基礎上的一種復雜制導設備。各國尤其是先進(jìn)國家都十分重視雷達導引頭的研制及其相關(guān)技術(shù)的研究，從而將智能化、高命中率、高摧毀概率的導彈武器的研制應用推向新階段。
本文采用脈沖多普勒、數字波束形成等技術(shù)，為某型雷達導引頭信號項目設計了其關(guān)鍵部分——雷達數字信號處理機。本處理器采用FP GA平臺實(shí)現，文中詳細介紹了該處理器基于FPGA的基頻信號產(chǎn)生模塊、回波信號采集模塊、控制信號產(chǎn)生模塊和時(shí)鐘模塊等硬件模塊的設計思路。

1 系統方案設計
目前，主要采用三種方法實(shí)現雷達數字信號處理系統設計：基于DSP技術(shù)實(shí)現雷達數字信號處理，基于“FPGA+DSP”技術(shù)實(shí)現和基于FPG A技術(shù)來(lái)實(shí)現。本方案選用Xilinx Virtex4 FPGA XC4VSX55，其屬于Xilinx SX系列，專(zhuān)用于高速數字信號處理領(lǐng)域，FPGA非常適合于高速數據的采集控制、高速數據傳輸控制，且目前的主流FPGA均含有硬件乘加器、大量的邏輯單元、流水線(xiàn)處理技術(shù)等硬件結構，可高速完成FFT、FIR、復數乘加、卷積、三角函數以及矩陣運算等數字信號處理。高端FPGA更是含有大量的DSP單元、RAM單元、MGT高速傳輸單元、DDRII數據控制器等IP核，這些均是實(shí)現高速實(shí)時(shí)數字處理的重要資源。此外，FPGA編程靈活，易于升級。其高度集成性和高靈活性使對外部硬件的需要更少，額外的硬件開(kāi)銷(xiāo)大大減小，非常適用于雷達數字信號的處理和將來(lái)的算法升級。因此本方案采用FPGA技術(shù)進(jìn)行雷達信號的處理。
根據項目的設計需求，設計的雷達數字信號處理機系統整體框圖如圖1所示。

輸入調理電路對接收到的回波信號進(jìn)行預處理，預處理過(guò)后的信號經(jīng)ADC轉換為數字信號；采樣后的信號經(jīng)頻率搬移，將100MHz的中頻信號搬移到20MHz，然后對6個(gè)通道的信號進(jìn)行幅度校正，消除通道間的不平衡問(wèn)題。校正后的6路信號分別與兩個(gè)正交本振信號相乘，進(jìn)行數字混頻，完成信號的正交分解，得到12路I／Q正交信號。12路I／Q信號與預先設置的權值進(jìn)行加權計算并進(jìn)行累加，完成數字波束形成(DBF)，得到一路合成信號；通過(guò)FIR低通濾波器，對數字波束合成后的信號進(jìn)行數字濾波，濾除30 MHz以上的諧波信號；由于發(fā)射信號采用了偽碼調相技術(shù)，所以對DBF后的信號依照發(fā)射信號的m序列進(jìn)行偽碼解調(即對回波信號進(jìn)行相位變換)，完成回波信號的解碼。對濾波后的信號進(jìn)行相參累積，累積次數達到設定值后，進(jìn)行FFT變換；FFT結果與檢測門(mén)限進(jìn)行比較，當發(fā)現回波信號特征時(shí)，給出回波的通道號和頻率，并給出啟動(dòng)信號。