基于Virtex 4的雷達導引頭信號處理機的設計與實(shí)現

(5)FPGA設計

FPGA要完成對A／D采樣數據的數據處理、D／A轉換的數據輸出、控制信號的產(chǎn)生、核心算法的實(shí)現、USB調試接口的數據輸入／輸出等，是整個(gè)系統設計的重要部分。根據系統需求分析，使用了Xilinx Virtex4SX55。Virtex4 SX55含有512個(gè)DSP處理單元，具有強大的數據處理能力，能夠滿(mǎn)足本系統的信號處理需求。

(6)電源管理

本系統采用電源管理模塊將+12 V的外部電源進(jìn)行穩壓并分成各種幅度的電壓供各個(gè)模塊單獨供電，滿(mǎn)足各個(gè)模塊對電壓的嚴格需求。其電源供電系統結構如圖3所示。

2．2 軟件設計

本文設計的雷達數字信號處理機的軟件沒(méi)汁主要分為FPGA程序設計、系統驅動(dòng)設計和用戶(hù)軟件設計三個(gè)部分。FPGA程序是系統算法的核心，完成ADC的控制以及DBF算法等；系統驅動(dòng)設計和用戶(hù)軟件設計主要完成系統的人機交互功能，不是本文討論的重點(diǎn)，此處只討論FPGA程序的設計。

FPGA程序主要完成信號處理算法。該程序利用Xilinx公司提供的System Generator工具，對數字信號處理的過(guò)程進(jìn)行建模和設計。Syst em Generator適于利用FPGA設計高性能數字信號處理系統。它利用業(yè)內最先進(jìn)的FPGA開(kāi)發(fā)高度并行系統提供系統建模和從Simulink與Matlab自動(dòng)生成代碼的功能，System Generator整合了DSP系統的RTL、嵌入式、IP、Matlab和硬件元件DSP建模。它利用包含信號處理(如FIR濾波器、FFT)、糾錯(如Viterbi解碼器、ReedSolomon編碼器／解碼器)、算法、存儲器(如FIFO，RAM，ROM)及數字邏輯功能的Xilinx模塊集，在Simulink內構建和調試高性能DSP系統。Xilinx模塊集提供的模塊可以使用戶(hù)導入Matlab功能(如創(chuàng )建控制電路)及HDL模塊，迅速完成復雜的數字信號處理算法設計。

一路回波信號經(jīng)A／D采集后的數字序列分別與兩個(gè)正交本振信號進(jìn)行相乘，完成正交變換，得到兩路I／Q信號。然后，通過(guò)數字低通濾波器實(shí)現數字混頻。本設計在這里選擇正弦和余弦兩個(gè)信號作為正交變換的本振信號，無(wú)論從數學(xué)運算上，還是具體實(shí)現上都能確保其正交性。設計中采用的是6單元均勻線(xiàn)陣天線(xiàn)，因此共得到12路I／Q信號。12路I／Q信號與加權因子相乘后進(jìn)行數字波束合成，得到兩路I／Q信號，然后進(jìn)行信號疊加。疊加后的信號進(jìn)行相參積累，當積累次數達到設置值時(shí)，進(jìn)行FFT處理；否則，繼續信號采集過(guò)程。將FFT處理的結果和設置的門(mén)限相比較，如超過(guò)門(mén)限時(shí)，觸動(dòng)啟動(dòng)信號；否則，繼續信號采集過(guò)程。FPGA處理的流程如圖4所示。

3 系統測試

在實(shí)際條件下，對數字信號處理機中的DBF系統合成波束的天線(xiàn)方向圖進(jìn)行了測試，以檢驗是否和理想條件下的天線(xiàn)方向網(wǎng)一致。具體步驟如下：

(1)測試環(huán)境：某研究所暗室。

(2)測試條件：6元15 mm接收天線(xiàn)成均勻直線(xiàn)陣排列、1元發(fā)射天線(xiàn)、雷達數字信號處理電路板、轉臺以及其他必要設備。

(3)測試方法：將6元接收天線(xiàn)放置在轉臺的0°刻度所在的直線(xiàn)上，測試的信號源放在轉臺前方，并在90°刻度的延長(cháng)線(xiàn)上。此時(shí)設定陣列天線(xiàn)所在的直線(xiàn)為x軸，法線(xiàn)方向為y軸，轉臺中心為坐標零點(diǎn)。轉動(dòng)轉臺，使信號源與天線(xiàn)的夾角分別為90°，60°，20°，調整陣列天線(xiàn)權值，使主瓣方向指向信號源方向。調整完成后，測量并記錄三種情況下的天線(xiàn)方向圖。