集成UART核心的FPGA異步串行實(shí)現

　　這樣就可以得到以下信息：在移位時(shí)鐘的上升沿檢測到txdone和writerdy都為高電平時(shí)，進(jìn)入LOAD狀態(tài)即將THR的數據LOAD到TSR，在下一個(gè)時(shí)鐘就進(jìn)入移位狀態(tài)。在移位中同時(shí)進(jìn)行校驗位的運算，在需要送出校驗位的時(shí)候將運算好的校驗位送出，txdone=1的時(shí)候將高電平送出，其它時(shí)候移位輸出。

　　最后還有一個(gè)小程序，那就是寫(xiě)出writerdy的狀態(tài)，很明顯沒(méi)數據寫(xiě)入時(shí)為高，而當txdone為低時(shí)為低，注意這里也必須同時(shí)同步。圖二給出了一個(gè)奇效驗8bit數據的發(fā)送時(shí)序圖。

　　三、 接受部分

　　對于接收同樣存在9、10、11位三種串行數據長(cháng)度的問(wèn)題，必須根據所設置的情況而將數據完整地取下來(lái)。接收還有一個(gè)特別的情況，那就是它的移位的時(shí)鐘不是一直存在的，這個(gè)時(shí)鐘必須在接受到起始位的中間開(kāi)始產(chǎn)生，到停止位的中間結束。接受到停止位后，必須給出中斷，并提供相應的校驗出錯、FRAME錯以及溢出等狀態(tài)。

　　這樣需引入hunt和idle兩個(gè)信號，其中hunt為高表示捕捉到起始位，idle為高表示不在移位狀態(tài)，利用這兩個(gè)信號就可以生成接收所需要的移位時(shí)鐘。

　　下面還有一個(gè)小程序，就是如何將接收的狀態(tài)和標志表示出來(lái)。溢出標志很簡(jiǎn)單，那就是在idle從低變高，也就是說(shuō)在接收到一個(gè)完整的串行序列后，去判一下當前的中斷是否有效？（高有效，數據沒(méi)有被讀走）如果為高那么溢出，否則沒(méi)有。在移位的時(shí)候，同時(shí)對接收的數據進(jìn)行校驗，這樣就可以判斷接收的數據是否有錯，在接收完成時(shí)判一下當前的RX是否為高電平就可以知道FRAME是否有錯，圖三是一個(gè)8bit奇校驗的接收時(shí)序圖（假定接收正確，所以沒(méi)有給出校驗、溢出、幀出錯信號）。

　　總結：我在用FPGA做一個(gè)設計的時(shí)候，由于還有資源而且正好用到UART，所以就根據對UART的認識進(jìn)行了設計，全部用VHDL進(jìn)行描述，用SPEEDWAVE進(jìn)行語(yǔ)言級的仿真，用XILINX的F2.1進(jìn)行頂層仿真，最后和PC的仿真終端進(jìn)行聯(lián)機，功能一切正常，整個(gè)UART所需要的觸發(fā)器為80個(gè)左右，一般的PLD都可以完成。