如何突破EDA功率的瓶頸

要點(diǎn):

1,雖然每個(gè)小組可以?xún)?yōu)化局部功耗，但單個(gè)團隊不可能創(chuàng )建出一個(gè)低功耗設計。反之，任何一個(gè)小組都可能摧毀這種努力。

2,功率估計是一種精確的科學(xué)。但是，只有當你擁有了一個(gè)完整設計和一組正確的矢量后，這種概念才為真。

3,對任何問(wèn)題而言，處理器通常是能效最低的方法，但因為它們具備了功能多重性，一般可以用最小面積獲得實(shí)現。

4,電源分配網(wǎng)絡(luò )應能夠在不損及電壓完整性的情況下，維持負載。

過(guò)去十年來(lái)，功率已經(jīng)成為一個(gè)關(guān)鍵的設計考慮，并在工程師設計與驗證系統方面帶來(lái)了一些巨大的挑戰。物理學(xué)不再提供免費便車(chē)。

功率是能量被消耗的速率，這在十年前還不是熱門(mén)，但今天已是一個(gè)重要的設計考量。系統的能耗會(huì )帶來(lái)熱量、耗盡電池、增加電能分配網(wǎng)絡(luò )的壓力，并且加大成本。移動(dòng)計算的發(fā)展最先推動(dòng)了對降低能耗的期望，但能耗的效應現在已遠遠超出這個(gè)范圍，可能在業(yè)界帶來(lái)一些最大的結構性變化。對于服務(wù)器農場(chǎng)、云計算、汽車(chē)、芯片，以及依賴(lài)于能源獲取的泛在式傳感器網(wǎng)絡(luò )，這都是一個(gè)關(guān)鍵性問(wèn)題。

突然改變的原因是，物理學(xué)已把工藝技術(shù)帶到了90nm以下尺度。但是，隨著(zhù)結點(diǎn)尺寸越來(lái)越小，電壓降低，從而造成功率的相應下降。通常，即使開(kāi)發(fā)人員增加了更多功能，功率預算也會(huì )保持不變。在更小尺度下，電壓的縮放更加困難，無(wú)法維持。當電壓接近于閾值電壓時(shí)，開(kāi)關(guān)時(shí)間就會(huì )增加。為補償這一問(wèn)題，設計人員會(huì )降低閾值電壓，但這樣做顯著(zhù)增加了泄漏電流和開(kāi)關(guān)電流。

設計流程中的每個(gè)階段都對功耗有影響，從軟件架構到器件物理。雖然每個(gè)小組都可以做局部的功耗優(yōu)化工作，但沒(méi)有一個(gè)團隊可以單獨創(chuàng )建出一個(gè)低功耗設計。反之，任何一個(gè)團隊都可能摧毀低功耗的努力。這種狀況就產(chǎn)生了一種對協(xié)同與交叉學(xué)科工具的新需求。功率問(wèn)題不再止于芯片。它們遍及互連結構、電路板與系統設計、電源控制器等諸方面。當前的EDA工具并非按功率概念而建立，這意味著(zhù)設計人員要采用改進(jìn)型方法，而不是從頭開(kāi)始的新方法。

物理原理的角色

一只芯片消耗的功率是開(kāi)關(guān)(或動(dòng)態(tài))功率和無(wú)源(或泄漏)功率之和。功率的動(dòng)態(tài)成分源于設計的容性負載。當某個(gè)線(xiàn)網(wǎng)從0轉換到1時(shí)，這個(gè)成分通過(guò)一個(gè)PMOS晶體管充電。從電源獲得的能量等于容性負載與電壓平方的乘積。系統將這個(gè)能量的一半存儲在電容中；另一半則耗散在晶體管上。對于從1至0的轉換，不會(huì )從電源獲得更多能量，但電荷要耗散在NMOS晶體管上。假設結點(diǎn)以頻率F變化，則動(dòng)態(tài)功率為FCLVDD2，其中，CL是容性負載，VDD是電壓。雖然也存在其它形式的動(dòng)態(tài)功率，但它們要小得多。

由于電壓是平方項，因此降低電壓有相當顯著(zhù)的效果。不幸的是，性能也與電壓相關(guān)，因為增加電壓會(huì )增加柵極的驅動(dòng)VGS-VT，其中VGS是柵源電壓，VT是閾值電壓。使用較陳舊的技術(shù)時(shí)，泄漏功率并不明顯。但隨著(zhù)器件尺度的減小，很多區域中的泄漏變得更加顯著(zhù)，包括柵極氧化物隧穿、亞閾值電壓、反偏結點(diǎn)、柵極導致的漏極泄漏，以及因熱載流子注入而產(chǎn)生的柵極電流等。

二氧化硅是常用的絕緣材料。在低厚度水平下， 電子可以隧穿它。這種關(guān)系是指數型的，意味著(zhù)厚度減半，泄漏增至四倍，在晶體管尺度降到130nm以下之前，這還不是一個(gè)問(wèn)題。用高k電介質(zhì)代替二氧化硅可以提供相近的器件性能，獲得更厚的柵級絕緣體，從而降低了這個(gè)電流。

晶體管有一個(gè)柵源閾值電壓，低于這個(gè)電壓時(shí)，通過(guò)器件的亞閾值電流就會(huì )呈指數倍下降。當降低電源電壓以減少動(dòng)態(tài)功耗時(shí)，閾值電壓也減小，從而使柵極電壓擺幅低于器件關(guān)斷的閾值。亞閾值傳導會(huì )隨柵極電壓呈指數式變化。

在擴散區和阱之間，或在阱與基材之間的一個(gè)反偏構造，會(huì )產(chǎn)生小的反偏結泄漏。在MOS晶體管漏極結上的高電場(chǎng)效應會(huì )產(chǎn)生柵極導致的漏極泄漏，這通常要用制造技術(shù)來(lái)處理。柵極電流泄漏的原因是短溝道器件的閾值電壓漂移，并與器件中的高電場(chǎng)有關(guān)。對這個(gè)效應的控制主要也是靠制造技術(shù)。

設計人員要在動(dòng)態(tài)功耗和靜態(tài)功耗之間做一個(gè)折中。降低電壓會(huì )減小動(dòng)態(tài)功耗，但增加了靜態(tài)功耗。我們來(lái)看一只手機內的典型芯片。當器件工作時(shí)，泄漏要占所消耗功率的大約10%；其它90%是動(dòng)態(tài)功耗。但當手機處于待機模式時(shí)(可能占到總時(shí)間的90%)，芯片中的動(dòng)態(tài)功耗就很少。因此，盡量減小兩種功耗有著(zhù)相同的重要性。

各種器件的功耗方面在持續地改進(jìn)。例如，在相同頻率下，三星的28nm低功耗工藝比45nm低功耗工藝的動(dòng)態(tài)功耗與待機功耗都減少了35%，與采用45nm低功耗的系統單芯片設計相比，28nm工藝在相同頻率下的動(dòng)態(tài)功耗降低了60%。臺積電28nm高性能低功耗工藝的待機功耗要比其40nm低功耗工藝低40%以上。同時(shí)GlobalFoundries公司為其28nm結點(diǎn)提供了三種功率水平(圖1)。

圖1，臺積電的28-HPL工藝待機功耗較40-LP工藝低40%以上。而Global Foundries則為其28nm結點(diǎn)提供了三種功率水平