如何突破EDA功率的瓶頸

摩爾定律繼續有效，芯片在每個(gè)器件中封裝了更多功能。據Open-Silicon的營(yíng)銷(xiāo)總監Colin Baldwin稱(chēng)，客戶(hù)可以用近似的單位成本和兩倍的性能，設計出下一代器件，雖然總功耗會(huì )增加，但單只器件的功耗是下降的。時(shí)鐘頻率是另外一個(gè)緩慢上漲的變量，但在很多市場(chǎng)上增速都慢于工藝。Open-Silicon發(fā)現，大多數用戶(hù)試圖在略微增加總體功耗的情況下，集成更多的功能。因此，要維持相同的總功耗，就要看設計流程的其它部分中可以節省的能耗。

優(yōu)化與比較

設計包含了估算與優(yōu)化。估算可以對多個(gè)可能的實(shí)現選擇做出比較。另外，優(yōu)化可以自動(dòng)完成，或者可以在各種抽象水平上，用工具輔助完成。Apache/Ansys應用工程總監Arvind Shanmugavel認為，只有當擁有了一個(gè)完整設計和一組正確的矢量時(shí)，功率估算才是一種精確的科學(xué)。在未完成設計以前，根據定義，所有事物都是一種即將在設計中發(fā)生的估計。在設計早期的功率預算階段，應著(zhù)眼于大的和相對的變化，而不是絕對的值。Atrenta公司的工程總監Venki Venkatesh認為，可以預期在RTL(寄存器傳輸級)到硅片之間有20%的偏差，而從門(mén)到硅片有10%的偏差。

如果某個(gè)工具表示， 一種可能的方案會(huì )較另一種方案消耗更少的總能量，則這種概述一定是正確的；否則，工具就可能促使選擇了次級的方案。與面積和性能不同，功率是矢量相關(guān)的，因此可能需要運行多次仿真，來(lái)獲得有關(guān)設計活動(dòng)的一種典型性樣本。例如，考慮兩種選擇，一種是為音頻處理器加隨機數據，一種是用更多的典型語(yǔ)音數據。圖2給出了一個(gè)有限脈沖響應濾波器中幾個(gè)寄存器的轉換動(dòng)作(參考文獻1)。對于一個(gè)不會(huì )破壞數據相關(guān)性的架構，語(yǔ)音數據開(kāi)關(guān)電容的次數要比隨機輸入數據少80%。由于這些臨時(shí)的相關(guān)性，運行順序可能造成切換動(dòng)作的巨大差異。

圖2，對于一個(gè)不會(huì )破壞數據相關(guān)性的架構，語(yǔ)音數據開(kāi)關(guān)電容的次數要比隨機輸入數據少80%。由于這些臨時(shí)的相關(guān)性，運行順序可能造成切換動(dòng)作的巨大差異。

不過(guò)， 有些公司認為可以用統計方法獲得近似值， 即采用來(lái)自計數器或其它可識別邏輯片的預期活動(dòng)?，F在， 功耗優(yōu)化有很多種方式，大多數為RTL或以下。Shanmugavel稱(chēng)，時(shí)鐘門(mén)控是盡量減少動(dòng)態(tài)功耗的常見(jiàn)技術(shù)。切斷某個(gè)電路的時(shí)鐘，可阻止一個(gè)設計中時(shí)鐘或寄存器的切換動(dòng)作。另一種技術(shù)是采用電壓島，它降低了設計的工作電壓，從而使開(kāi)關(guān)元件的動(dòng)態(tài)功耗前后比值為電壓前后比值的平方。設計者將電壓島用于芯片的某些區域，這些區域的性能與速度不是關(guān)鍵，這樣可以節省功耗。

DVFS(動(dòng)態(tài)電壓/頻率縮放)是迄今最為復雜的動(dòng)態(tài)功率控制技術(shù)。這種方法會(huì )根據負載的需求，改變有效工作電壓和頻率。在高負載情況下，電壓與頻率處于額定狀態(tài)，芯片或設備為滿(mǎn)負荷工作。在低負載情況下，電壓或頻率縮減，以低速工作，從而獲得了較低的動(dòng)態(tài)功耗。設計者可通過(guò)軟硬件方案的組合，實(shí)現這種技術(shù)。

片芯上的穩壓器滿(mǎn)足了對多種動(dòng)態(tài)與靜態(tài)功率的需求。各IC通常有片外的穩壓模塊，可提供動(dòng)態(tài)狀態(tài)下需要的電壓與電流。但是，設計者越來(lái)越多地采用片芯上的穩壓器，因為電壓域的數量在增加，這些電壓域更快響應需求的要求也在增加。

堆疊IC間的相互通信盡量減少了信號互連，它是低功耗設計中一種新興的趨勢。Apache的Shanmugavel認為，制造商一般是將處理器和存儲器堆疊在一個(gè)硅插入層上， 用TSV(硅通孔)做連接。這些插入層提供了片芯之間的低電容信號互連，從而降低了I/O的動(dòng)態(tài)功耗。隨著(zhù)3D IC的成本開(kāi)始下降，以及設計者對于熱效應有了更多的理解，整個(gè)行業(yè)都將出現一個(gè)向3D IC的遷移。

要盡量減少靜態(tài)功耗， 設計者可以采用電源門(mén)控方法，為一個(gè)待機狀態(tài)的設備節省最多的泄漏功耗。關(guān)閉功能單位的時(shí)鐘可降低動(dòng)態(tài)功耗，但單元仍然有泄漏功耗。設計者必須在設計實(shí)現以前，了解有關(guān)電源門(mén)控的幾個(gè)折中問(wèn)題。

減少泄漏功耗的一種最古老技術(shù)是用高閾值電壓門(mén)代換標稱(chēng)閾值電壓的門(mén)。在CMOS中，亞閾值泄漏與閾值電壓成反比。較高閾值電壓器件的泄漏包絡(luò )低于較小閾值電壓的器件，但付出的代價(jià)是較大的延遲。設計者必須做一個(gè)仔細的權衡分析，才能用此技術(shù)獲得最佳的減少泄漏效果。

另外一種降低靜態(tài)功耗的方法是有源反偏，它是增加CMOS門(mén)中基材結點(diǎn)的偏置電壓，從而降低泄漏電流。這種偏置技術(shù)根本上是在待機模式期間增加一個(gè)單元或整個(gè)芯片的閾值電壓，從而減少泄漏功耗。為了感受一下這些技術(shù)的采納率，Synopsys通過(guò)自己的一個(gè)“全球用戶(hù)調查”，收集了用戶(hù)數據(圖3)。

圖3，為了感受一下這些技術(shù)的采納率，Synopsys通過(guò)自己的一個(gè)“全球用戶(hù)調查”，收集了用戶(hù)數據。例如，最左上方一欄表示10%的受訪(fǎng)者擁有數據中心和網(wǎng)絡(luò )，作為采用反偏置或阱極偏置的主要應用。注意百分比大于100，因為調查會(huì )收到多個(gè)答案。

除RTL優(yōu)化以外，設計者還在開(kāi)發(fā)一些能在系統級上做估算和架構研究的工具。功率是一個(gè)系統級的問(wèn)題，有些設計者發(fā)現，不能用今天做芯片組裝和驗證的自下而上方法來(lái)看待功率問(wèn)題。過(guò)去，設計者設計芯片是為了獲得最大的靈活性，以現在設計芯片的成本，這種靈活性仍是一個(gè)重要的考慮方面。但和其它所有方面一樣，靈活性也會(huì )帶來(lái)成本。對任何問(wèn)題而言，處理器通常是能效最低的方法，但因為它們具備了功能多重性，一般可以用最小面積獲得實(shí)現。