SOC參數自動(dòng)配置設計方法與功耗優(yōu)化

∥Synchronous FIFO.fifo _depth x fifo _width bit words。

module dma _fifo (clk,rstp,din,writep,readp,dout ，emptyp,fullp);

input clk;

input rstp;

input [15:0] din;

input readp;

input writep;

output [15:0]dout;

output emptyp;

output fullp;

reg emptyp;

reg fullp;

reg [15:0]dout;

reg [ (DEPTH-1):0 ] 　tail;

reg [ (DEPTH-1):0 ] 　head;

reg [ (DEPTH-1):0 ] 　count;

reg [15:0 ] fifomem [0:MAX_COUNT];

……

∥Update FIFO memory。

always @(posedge clk) begin

if ( rstp==1′b0 writep==1′b1 fullp==1′b0)

fifomem [head]= din [15:0];

end

∥Update the head register。

always @(posedge clk) begin

if ( rstp==1′b1)

head[1:0 ]=2′b0;

else

if (writep==1′b1 fullp==1′b0)

head[1:0 ]=head[1:0 ] + 1;

end

……

在上述程序段中， din [15：0 ] 對應參數fifo_width=16 的情況， 如果在dma_top 模塊中用Vperl 語(yǔ)法例化了dma_fifo ( Instance(dmafifo);) ，那么Vperl把din[15：0]連接進(jìn)dma_top ，并進(jìn)而生成dma_top.v 代碼，即dma_top.v 的信號定義。

Vperl 實(shí)際上是接管了模塊間的信號連接工作，使得設計師不用擔心參數改變對模塊間關(guān)系的影響。 另外，Vperl 的另一項優(yōu)點(diǎn)就是省去了每個(gè)HDL 文件中繁瑣的信號定義，避免因為信號定義引起的語(yǔ)法錯誤(比如信號忘記定義、信號名打錯等) ，大大加快源代碼的編寫(xiě)速度。 當然，使用Vperl 需要遵循一定的語(yǔ)法。

在參數自動(dòng)配置機制中，結合Eperl 和Vperl這兩種工具就可以由選定的參數組合自動(dòng)地配置硬件結構。 對于軟件而言，由C 語(yǔ)言編寫(xiě)的應用程序不需要修改，但是編譯器需要針對不同的執行單元的配置增加減少指令并進(jìn)行優(yōu)化。

SOC 參數優(yōu)化

一個(gè)SOC 中包括了P1 ， P2 ， P3 ， ...， Pn 等參數。每個(gè)參數的值都可以從一個(gè)有限集合中選取。 為了選擇最優(yōu)的參數值，也就是為了達到最優(yōu)的系統配置，使功耗、性能和面積達到合理的目標，需要進(jìn)行參數優(yōu)化。 一種方法是運行一次仿真后，記錄下指令序列(trace) ，將不同的參數配置結合指令序列通過(guò)純軟件的行為分析器進(jìn)行分析。 這種方法的優(yōu)勢是速度快。 但是在不同的結構參數下，指令序列差別很大，特別是當指令集都發(fā)生改變時(shí)，結果的可信度大大降低;而且行為分析器對一些動(dòng)態(tài)參數，比如動(dòng)態(tài)電壓，對功耗的影響無(wú)法估計，所以可能不得不進(jìn)行多次仿真來(lái)獲得較準確的功耗估計。 由于仿真時(shí)間一般較長(cháng)，參數的優(yōu)化算法對設計周期的影響很大。

參數的屬性

在SOC 設計中的定制概念不再是晶體管級的定制，而是體現在模塊級層面上，具體表現為系統的結構參數。 SOC 的系統參數具有一些屬性，如大多數系統參數是相互影響的，這些相關(guān)性必須在參數配置時(shí)予以考慮。 相關(guān)性可以區分為數值相關(guān)和性能相關(guān)。 參數自身也有單調性和層次性。

數值相關(guān)

兩參數的數值相關(guān)意味著(zhù)一個(gè)參數的選擇限制了另一個(gè)參數的選擇范圍。 例如對于容量限制為64 ×8 bit s 的直接存儲器存取(DMA) 緩沖區，可以緩沖64 個(gè)8 位數據，但是當用于緩沖32 位數據時(shí)，只能放16 個(gè)數據。 在這里數據個(gè)數和數據格式是數值相關(guān)的。 再如可配置處理器的乘法器(MUL) 單元一般不會(huì )和乘累加器(MAC)單元一起出現，因為兩者的功能是重疊的。 在進(jìn)行參數選擇時(shí)，利用數值相關(guān)性可以去除一些不可能的參數值，縮小參數的選擇范圍。

性能相關(guān)

兩參數的性能相關(guān)意味著(zhù)一個(gè)參數的改變會(huì )影響另一個(gè)參數的最優(yōu)選擇。性能相關(guān)是有方向性的，如果參數B 與A 性能相關(guān)， 則參數A 是B 的主動(dòng)參數，參數B 是A 的隨動(dòng)參數。 在參數選擇時(shí)，可以先確定A 再確定B 。如寄存器的個(gè)數相關(guān)與MUL 單元相關(guān)意味著(zhù)MUL 單元是主動(dòng)參數，而寄存器個(gè)數是隨動(dòng)參數。 兩個(gè)參數也可能互相相關(guān)，也就是說(shuō)參數A 和B 之間形成環(huán)路。 這時(shí)兩個(gè)參數必須同時(shí)調整才能得到最優(yōu)的方案。 例如高速緩存的組參數和每個(gè)緩存塊的容量參數的性能是相關(guān)的。 在進(jìn)行參數選擇時(shí)，性能不相關(guān)的參數可以獨立選取最優(yōu)解。

單調性

很多參數對某一優(yōu)化目標而言是單調函數。 例如決定UART 緩沖區大小的參數，對功耗這一優(yōu)化目標，一般是緩沖區越大功耗越大。 參數的方向性也可以縮小參數的選擇范圍。

層次性

模塊參數只影響模塊自身，比如Cache 容量、Cache 行大小和關(guān)聯(lián)組個(gè)數。 多個(gè)模塊參數可以形成一個(gè)系統參數，比如從系統角度來(lái)看，Cache 失配率就是一個(gè)系統參數。 利用參數的層次性可以進(jìn)行局部?jì)?yōu)化。