基于FPGA的通信系統同步提取的實(shí)現

配對之后，對各個(gè)組合對應的輸入移位樣點(diǎn)數據做補碼減法運算。例如在組合(1，8)中，當樣點(diǎn)數據進(jìn)入移位寄存器時(shí)，將對應移位寄存器中的并行第一位輸出作為被減數，第8位輸出作為減數。其它組合類(lèi)似。當樣點(diǎn)數據中的同步頭完全進(jìn)入移位寄存器時(shí)，那么對應并行輸出的第一位應該是正值，而第8位對應的是負值。兩個(gè)輸出做補碼相減。正值減去一個(gè)負值，輸出得到一個(gè)更大的數值。這時(shí)，只有增加運算的位數，才能得到正確的運算結果。

對128個(gè)編號可以做64個(gè)配對，這就需要64個(gè)減法器。64個(gè)減法運算同時(shí)進(jìn)行，有64個(gè)輸出結果。然后利用32個(gè)加法器對64個(gè)數值進(jìn)行加法運算。逐級進(jìn)行相加運算，最后得到一個(gè)相關(guān)峰值。假設data(n)是16bit的信息數據，在逐級相加運算當中，不是直接采用這16位進(jìn)行補碼減法和補碼加法運算，而是隨著(zhù)一級級的相加運算，位數也一位一位地增加。這樣就優(yōu)化了電路，節省了FPGA資源。

假設一個(gè)碼元采樣8個(gè)點(diǎn)，經(jīng)I、Q分路(以QPSK調制為例)之后，每一正交路為4個(gè)點(diǎn)。相對于(1，8)配對，在第一個(gè)補碼配對減法器中對應的是{t13，t1[3..0]}和{t83，t8[3..0]};相對應(2，11)配對，在電路中對應的是{t23，t2[3..0]}和{ta13，ta1[3..0]};依此類(lèi)推。

下面有必要分析一下為什么要表示成{t13，t1[3..0]}的形式。在補碼運算中，由0101-1101=0101+0010+0001=0111+0001可以看到0111+0001的和值是一個(gè)更大的正值，是不能用4位表示的，因為這個(gè)時(shí)候和值本應為1000，表示結果8(十進(jìn)制)，而在補碼中卻為-8。如果將補碼的頭一位都進(jìn)行重復，使其變?yōu)?位，就可完全避免這種情況的發(fā)生。例如：

00101-11101=00101+00010+00001=00111+00001=01000

11000-00111=11000+11000+00001=10000+00001=10001 通過(guò)這樣的一個(gè)變換，即不會(huì )產(chǎn)生溢出，也不會(huì )產(chǎn)生錯誤，保證了電路進(jìn)行逐級運算的正確性。

對應128長(cháng)的同步頭，一個(gè)碼元采樣8個(gè)點(diǎn)，經(jīng)I、Q分路，每一正交路為4個(gè)點(diǎn)，每一路上為128×4=512個(gè)樣點(diǎn)。采用并行處理，在數據來(lái)到之時(shí)，分成四路，每一路做一個(gè)匹配濾波器，這樣可以直接由每個(gè)碼元對應的樣點(diǎn)組成匹配濾波器。將四個(gè)匹配濾波器產(chǎn)生的相關(guān)值比較出最大值，再和后邊門(mén)限比較，超過(guò)門(mén)限，即作為同步信號。同步提取的流程如圖5所示。

3 仿真結果

同步相關(guān)峰的仿真(利用Quartus2.1軟件)如圖6和圖7所示，clk是輸入時(shí)鐘，in是輸入數據，sclr是清零信號，out是輸出信號。

用Quartus2.1軟件編譯適配，一片APEX EP20K400EBC652-1XEP20K400EBC652-1X只用了百分之三十的邏輯單元就可以實(shí)現同步提取。

一個(gè)完整的幀同步系統的工作狀態(tài)包括兩種，即捕獲狀態(tài)和鎖定狀態(tài)，并且在一定條件下使它們互相間能自動(dòng)切換。當幀同步信號捕捉到時(shí)，幀同步系統應立即由捕捉狀態(tài)轉換到鎖定狀態(tài)。同步提取完成后，只是完成了初始同步，即同步捕獲，還要進(jìn)行同步鎖定，以防止假同步和漏同步的發(fā)生。限于篇幅，這兒僅僅討論了初始同步的實(shí)現。 通過(guò)對幀同步提取的FPGA實(shí)現可以看出，補碼配對相減匹配濾波法是一個(gè)很有效的方法。它提供了一種將擴頻碼作為同步信息進(jìn)而實(shí)現幀同步提取的方法，并且在很大程度上節約了FPGA的內部資源。這兒只是介紹了M序列碼作為同步頭的實(shí)現方案，對于m序列碼作為同步頭的實(shí)現，只要稍微做一下修改，即加一些相應的延時(shí)單元就可以實(shí)現。